JPH025049B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の分野〕 本発明はマルチ・レベル・カスコード電流スイ
ツチ論理回路に関し、更に詳細に言えば、このよ
うな論理回路で実施されたセツト／リセツト・ラ
ツチ回路に関する。

〔従来技術〕

VLSI技術の出現によつて、半導体チツプに設
けられるトランジスタ素子の数が著しく増大した
が、素子数したがつて回路数の増大は２つの問題
を生じた。１つは電力消費の問題である。VLSI
チツプによつて消費される電力は熱に変換される
から、チツプを満足的に動作させるためには、熱
を発散させたり発熱を制御したりする必要があ
る。

従来技術では、米国特許第3446989号に示され
るようなマルチ・レベル・カスコード電流スイツ
チ（CCS）技術を用いることによつて電力を低滅
させうることが知られている。CCS論理では、基
本の論理ツリー（logic tree）は複数のレベルを
有し、各レベルが何個かの基本セルを含む。カス
コード・エミツタ結合論理（CECL）と呼ばれる
１つの知られている構成では、基本セルはエミツ
タを共通結合して入力端子とする１対のバイポー
ラ・トランジスタよりなる。第１のレベルのセル
の入力端子はその論理ツリーのための電流源に接
続される。他のレベルのセルの入力は前段のセル
の１対の出力端子のうちの１つに接続される。セ
ルは更に夫々のセル・トランジスタのベースより
なる２つの制御入力端子を含む。２つの制御入力
端子に夫々真および補の形の論理入力信号が印加
される場合、このシステムは差動CCS（DCCS）
あるいはダブル・レール（double―rail）型のシ
ステムと呼ばれる。ある実施では、一方の制御入
力に基準信号が供給され、他方の制御入力には真
の形の論理信号が供給される。セルの２つの出力
端子は論理ツリーの次の上位のレベルの異なつた
セルに接続される。

論理ツリーに選択されるレベルの数は実施され
る論理の複雑さに依存して２〜８個に変わりう
る。ツリーの夫々の出力は負荷抵抗を介して電源
に接続され、１つの負荷抵抗は最終レベルの各セ
ルの各出力端子と関連づけられる。電流源と負荷
抵抗との間には１つの電流路しかつくられない。
というのは、各レベルでは、１つのセルにしか前
のレベルからの電流が供給されず、またそのセル
も次のレベルの１つのセルにしか電流を供給しな
いからである。論理的にいえば、直列に接続され
たＮ個のカスコード・セルは“Ｎ”入力ANDゲ
ート、または例えば“Ｎ”入力パリテイ・チエツ
ク回路のようなもつと複雑な機能を表わす。その
論理構成は初期のデータ処理機械で用いられてい
たリレー論理構成と多くの点で類似し、相違点
は、セルへの入力信号の電圧レベルがそのセルの
位置する論理ツリーのレベルに依存することであ
る。したがつて、同じ論理レベルにある異なつた
信号は同じ電圧レベルを持つ必要がある。

回路数の増大に伴うもう１つの問題は、チツプ
の個性化の後に、即ち、特定の回路機能を行なう
ようにプログラムし回路を形成した後に、このよ
うに形成された回路素子または回路をテストする
問題である。現在では、チツプ上の各回路をテス
トするように動作するシステムが用いられてい
る。このテスト技術は、レベル・センシテイブ・
スキヤン・デザイン（LSSD）テストと呼ばれて
いるが、これに関する説明は例えば米国特許第
3783254号、同第3806891号、及びIBMTechnical
Disclosurn Bulletin、Vol、22、No.8B、January
1980、第3660頁に見られる。このようなテスト・
システムの基本はシフト・レジスタ・ラツチ
（SRL）対あるいは段を形成する１対の組合わさ
れたラツチＬ１およびＬ２を設けることである。
カスコード電流論理に対してLSSDテストを行な
う場合は、シフト・レジスタ・ラツチ対のＬ１ラ
ツチおよびＬ２ラツチに対して別々の電流源を設
けるのが普通のやり方であつた。このようなやり
方に対する改良として、本出願人は、Ｌ２ラツチ
に対する電流源を除去しＬ２ラツチを対果的にＬ
１ラツチと併合して同じ電流源を用いるようにし
た技術を提案している。

この提案は、この分野では〓極性保持ラツチ″
と呼ばれる双安定回路を用い、この双安定回路は
基本的には、各クロツク・インターバルでデータ
（例えば“１”または“０”）を取り込むように働
く。しかし場合によつては、極性保持ラツチの働
きが適正でなく、クロツク・パルスおよび“１”
データ・パルスに応答して“０”状態から“１”
状態へスイツチされる回路が、他のクロツク・パ
ルス信号がその回路に印加されても、リセツトさ
れるまで“１”状態を続けることがある（この機
能は意識的にエラー状態あるいは割込み信号の記
憶に用いられることがある）。このような双安定
回路は、その内容を適当な時間にクリアできるよ
うにするため、“０”状態へリセツトできる必要
がある。このような特性を有する双安定回路は一
般にセツト／リセツト・ラツチと呼ばれる。
LSSDテストのためのＬ１／Ｌ２シフト・レジス
タ・ラツチ対のＬ１ラツチとしてセツト／リセツ
ト・ラツチを用いた場合は、このラツチにシステ
ム・データおよびスキヤン・データの両方を選択
的に入れるために特別の手段を設ける必要があ
る。

カスコード電流スイツチ（CCS）論理でラツチ
の論理を実施する場合は、追加のLSSDテストの
ための論理項を実施する論理と既存の電流スイツ
チ論理とを協働させる必要がある。この場合、追
加のLSSD機能を実施するために追加される論理
レベルはそのチツプに選択した予定の論理レベル
以上に論理レベルの数を増やさないことが必要で
ある。一般に、論理AND機能の場合、電流スイ
ツチ技術では異なつたレベルの電流スイツチが直
列に接続されるから、電流スイツチ技術で実施し
た論理AND機能に１つの入力項を追加すると論
理レベルが１つ増える。チツプに選択した予定の
論理レベルの数が比較的小さい場合、従来は、論
理機能の追加の際に問題が生じた。

本発明の１つの特徴は、このような論理レベル
の数の問題を生じることなく、電流スイツチ論理
において、LSSD機能のような付加的な機能をＬ
１型またはＬ２型のラツチに追加することであ
る。

LSSDテスト技術では“Ｂクロツク”がＬ１ラ
ツチの状態に関係なくＬ２ラツチの状態を制御す
る、即ち、スキヤン・データを直接Ｌ２ラツチへ
挿入しそこにラツチするラツチ機能があるが、従
来は、電流スイツチ技術でこのようなラツチ機能
を簡単に実現できなかつた。

電流スイツチ論理で実施する場合は、Ｌ１ラツ
チのセツト／リセツト・マスク機能の点でも問題
があつた。この機能は、ラツチの１つの論理入力
項を割込み要求信号としシステム・クロツクで割
込み要求入力を取込んで割込み処理するのに有用
である。ラツチに割込み要求を選択的に入れるた
めにマスク論理項、例えば“１”または“０”が
用いられる。したがつてＬ１ラツチはセツト／リ
セツト・ラツチとして働く必要があり、したがつ
て、選択された割込み要求のサービスの後Ｌ１ラ
ツチをリセツトするためにリセツト論理項も用い
られる。リセツト論理機能はラツチを“０”状態
に戻さなければならないが、従来の技術では、マ
ルチ・レベル・カスコード電流スイツチ技術でＬ
１ラツチにセツト／リセツトマスク機能を与える
ようにＬ１／Ｌ２併合ラツチ対を構成するのが困
難であつた。

〔発明の概要〕

本発明によれば、データ（１ビツト）をサンプ
ルするシステム・クロツクによつて“０”状態か
ら“１”状態へセツトされ特定のリセツト・パル
スによつてのみ最初の“０”状態へリセツトされ
るセツト／リセツト・ラツチ構成が差動カスコー
ド電流スイツチ論理で実施される。電流スイツ
チ・ツリーの１つの１つのレベルにLSSDポート
を付加することにより、そのラツチはLSSDテス
ト技術のためのＬ１／Ｌ２シフト・レジスタ・ラ
ツチ対のＬ１ラツチとして動作しうる。また、１
つの電流源を共有し、LSSDテスト技術に適応性
があり且つ他の複雑なラツチ機能を実施しうる併
合されたＬ１／Ｌ２シフト・レジスタ・ラツチ対
も設けられる。

したがつて本発明の目的はVLSIチツプにおい
てカスコード電流スイツチ技術で複雑なラツチ機
能を実施したセツト／リセツト・ラツチ回路を提
供することである。

〔実施例〕

第１Ａ図は差動カスコード電流スイツチ
（DCCS）論理で実施した本発明のセツト／リセ
ツト・ラツチ回路の実施例を例示している。ラツ
チは電流源（CS）１０、DCCS論理ツリー１１、
１対の交差結合トランジスタを有する双安定回路
即ち双安定ラツチ１２、１対の負荷抵抗１４Ｒ、
１４Ｌ、及び電源（Ｖ）１５よりなる。論理ツリ
ー１１は複数のDCCSセル１６―１〜１６―３及
び複数の遅延素子（Ｄ）１７Ａ〜１７Ｄよりな
る。典型的な遅延素子は第１Ｂ図に示されるよう
に、ダイオード接続されたバイポーラ・トランジ
スタである。典型的なDCCSセルは第１Ｃ図に示
されるように、エミツタを相互接続して入力端子
ITとした１対のバイポーラ・トランジスタ１６
Ｌ、１６Ｒよりなる。各トランジスタのコレクタ
は出力端子OTとして働き、ベースは差動的制御
論理信号“Ｎ”および“Ｎ”を受け取る制御端子
CTとして働く。セルには１つの電流路だけがつ
くられる。第１Ｄ図は１対の交差結合トランジス
タ１２Ｒ、１２Ｌよりなる典型的な双安定セツ
ト／リセツト・ラツチを示している。エミツタは
相互接続され、コレクタは他方のトランジスタの
ベースに接続されている。コレクタは負荷抵抗１
４Ｒ、１４Ｌに接続されていると共に、双安定ラ
ツチ１２の出力端子Ｑ、を与える。電流は一方
のトランジスタにのみ流れてラツチの状態を維持
する。

セツト／リセツト・ラツチ機能はセル１６―１
へ差動的リセツト信号を与えることによつて得ら
れる。通常の状態では、リセツトが高レベルであ
り、セル１６―１の右側のトランジスタ１６Ｒが
導通している。セル１６―１のトランジスタ１６
Ｒの出力は差動的システム・クロツク信号を受取
るセル１６―２の入力に接続される。セル１６―
１の左側のトランジスタ１６Ｌの出力は双安定ラ
ツチ１２の一方の出力Ｑに接続される。リセツ
ト・パルスが印加されると、セル１６―１のトラ
ンジスタ１６Ｌが導通して抵抗１４Ｒに電流を流
し、双安定ラツチ１２の左側のトランジスタ１２
Ｌのコレクタ電圧を低下させて右側のトランジス
タ１２Ｒをオフにする。トランジスタ１２Ｒに電
流が流れる双安定ラツチ１２がセツトされていた
（“１”状態）とすると、このときは状態スイツチ
が生じ、もし双安定ラツチが前に“０”状態にセ
ツトされていたとすれば、リセツト・パルスはラ
ツチの状態を変えない。

双安定ラツチ１２はシステム・データをサンプ
ルするシステム・クロツクに応答してシステム・
データを記憶する。システム・クロツクはツリー
１１のセル１６―２に差動的に供給され、システ
ム・データはセル１６―３に差動的に供給され
る。システム・クロツクがアクテイブ即ち高レベ
ルのときセル１６―２からの電流がセル１６―３
へ供給される。システム・クロツクが低レベルの
とき、即ちシステム・クロツクが高レベルのとき
は双安定ラツチ１２からセル１６―２、１６―１
を介して電流源１０へ電流が流れ、ラツチされた
状態を維持する。

セル１６―３に印加されるシステム・データ信
号が高レベルのときは、電源１５から抵抗１４
Ｌ、セル１６―３のトランジスタ１６Ｌを介して
電流が流れて双安定ラツチ１２のトランジスタ１
２Ｌをオフにするから、双安定ラツチ１２がセツ
トされる。しかしシステム・データが“０”（シ
ステム・データが高レベル）ならば、セル１６―
２へのシステム・クロツクは遅延素子１７Ｂと並
列な電流路をつくるだけである。したがつてラツ
チは“０”状態のままである。双安定ラツチ１２
が“０”状態にあるときセル１６―１から双安定
ラツチ１２へ印加されるリセツト信号は双安定ラ
ツチ１２の状態に影響を与えない。

論理ツリー１１は３レベルのDCCSツリーを表
わしている。遅延素子１７Ａ〜１７Ｄは電流源１
０と双安定ラツチ１２との間に延びる夫々の異な
つた電流路における遅延を等化するように働く。
セル１６―１〜１６―３への差動入力信号は電源
１５によつて決まる異なつた電圧レベルを有し、
実際には、電源１５は例えば5Vであり、夫々の
レベルでは1Vずつ異なる。

第２Ａ図はLSSDテスト機能を与えるように第
１図の回路を変更した例を示している。変更点
は、第２Ｂ図に示されるLSSD３入力ポート４０
をDCCSツリーに挿入したこと、LSSDシステム
からスキヤン・データを受取るためのDCCSセル
４５を追加したこと、及び第１Ａ図のDCCSシス
テム・クロツクセル１６―２を除去したことであ
る。

LSSDポート４０は第２Ｂ図に示されるように
３つのバイポーラ・トランジスタＡ，Ｂ，Ｃより
なり、エミツタは相互接続され、入力端子４１と
してセル１６―１のリセツト側出力に接続されて
いる。なお、第２Ａ図以下の図では、差動論理入
力の３つの出力端子４０Ａ，４０Ｂ，４０Ｃを有
する。出力端子４０Ａはスキヤン・データ・セル
４５に接続され、出力端子４０Ｂはシステム・デ
ータ・セル１６―３に接続され、出力端子４０Ｃ
は遅延素子１７Ｅを介して双安定ラツチ１２のト
ランジスタのエミツタに接続される。ポート４０
は夫々のトランジスタＡ，Ｂ，Ｃのベースに接続
された３つの制御入力端子を有する。制御入力端
子はLSSDクロツク、システム・クロツク及びラ
ツチ保持信号を受け取るが、これらの制御入力
は、任意の時間には３つのトランジスタＡ，Ｂ，
Ｃのうちの１つのみがオンになるように互いに排
他的にオンになる。これらの信号は例えば第５図
に示される形式のポート駆動器から供給される
が、これについては後述する。代替的には他の駆
動構成も使用しうる。

ここで、セツト／リセツト・ラツチとしての第
２Ａ図の回路の動作を説明する。リセツト機能は
第１図に関して説明したのと同じである。

第２Ａ図の回路のセツト機能は機械的には、第
１Ａ図の回路と同様に行なわれ、システム・デー
タはトランジスタＢをセル１６―１のリセツト側
出力に接続するシステム・クロツクに応答して双
安定ラツチ１２にセツトされる。システム・デー
タが“１”であれば、双安定ラツチ１２は第１図
と同じ様にセツトされる。システム・データが
“０”であれば、ラツチはセツトされず、また
“１”になつていた場合“０”にリセツトされな
い。

スキヤン・データはLSSDセル４５によりラツ
チ１２に入れられる。LSSDセル４５の出力はラ
ツチ１２の差動出力に接続されている。スキヤ
ン・データはトランジスタＡに供給されるLSSD
クロツクに応答してラツチ１２に入れられる。こ
の場合は、電流源１０、セル１６―１のリセツト
側出力、ポート４０のトランジスタＡ、LSSDセ
ル４５を介して電流路がつくられる。スキヤン・
データの状態に依存して、セル４５を通る電流路
は左側あるいは右側のトランジスタおよびラツチ
の対応する負荷抵抗を通る。したがつてスキヤ
ン・データに対する“１”または“０”の値はセ
ル４５を介してラツチ１２にラツチされ、LSSD
テスト期間の間ラツチに対する極性保持機能を与
える。

第２Ａ図に示されるLSSDポート４０の付加は
第１図に関して述べた基本のセツト／リセツト・
ラツチ機能に影響しない。

LSSDポート４０へのラツチ保持入力信号はク
ロツク信号はクロツク信号がアクテイブでないと
き、双安定回路１２のラツチ状態を維持する。

第２図のラツチ回路構成はLSSDシフト・レジ
スタ・ラツチ対のＬ１又はＬ２ラツチとして使用
しうる。

第３図は〔従来技術〕の欄で述べた先の提案に
示されているのと同様の、併合されたＬ１／Ｌ２
ラツチ構成を有るラツチ回路を例示している。Ｌ
１ラツチ６０はマスク機能を持つように構成さ
れ、これに対しＬ２ラツチ６５はＬ２ラツチに直
接入れらるススキヤン・データに対する極性保持
機能を持つように構成されている。

Ｌ１およびＬ２ラツチは１対のDCCSセル６
１，６２により相互接続される。DCCSセル６
１，６２の入力は安定抵抗６３，６４を介してＬ
１ラツチの出力に接続される。Ｌ１ラツチの状態
はＢクロツクに応答してＬ２ラツチに転送され
る。ラツチ６５はセル６１または６２のＢクロツ
ク側のトランジスタ、Ｌ１ラツチを通る電流路に
よつてラツチ状態に維持される。Ｌ１およびＬ２
ラツチに関連して用いられる“併合”という用語
は、両方のラツチが種々のDCCSセルを介して共
通の電流源７２から給電されることを意味する。

Ｌ１からＬ２およびスキヤン・クロツクの両方
がアクテイブのときはスキヤン・データがＬ２ラ
ツチに直接入れられる。スキヤン・データがアク
テイブ即ち“１”のとき電流ラツチ６５の抵抗６
６を介して流れて端子の電圧レベルをＱ端子よ
りも低くし、ラツチ出力はＱ信号がアクテイブな
“１”状態にある。Ｂクロツクがアクテイブでな
くなつたときラツチ６５はスキヤン・データある
いはスキヤン・クロツク信号のその後の変化に関
係なくその電流状態を保持する。したがつてＢク
ロツクはＬ１ラツチ６０で何が起こつているかに
関係なくＬ２ラツチ６５の状態を制御する。

スキヤン・データはスキヤン・クロツクＡがア
クテイブのときＬ１ラツチに入れられる。Ｌ１ラ
ツチ６０はスキヤン・クロツクＡがアクテイブで
なくなつたときその入れられた値を保持するか
ら、Ｌ１ラツチ６０はスキヤン・データに対して
極性保持ラツチとして働く。システム・データ
は、システム・クロツクがアクテイブで、セル７
０に差動的に供給されるマスク入力信号がアクテ
イブのときＬ１ラツチに入れられる。マスク信号
がアクテイブ即ち“１”のときＬ１ラツチはシス
テム・データに追従し、アクテイブ即ち“１”の
マスク信号はラツチに対する極性保持機能を与え
る。マスク信号が“０”ならばＬ１ラツチはセツ
ト／リセツト・ラツチとして働き、この場合、Ｌ
１ラツチがセツト状態にあればＬ１ラツチはリセ
ツト信号が与えられるまでは“０”状態になら
ず、またリセツト即ち“０”状態にあれば“１”
状態にセツトされない。

Ｌ１ラツチのセツト／リセツト・マスク機能は
ある入力信号を選択的にマスクする優先割込み処
理で有用である。システム・データ・セル７１に
割込み要求信号を印加するようにすれば、アクテ
イブなマスク入力信号を有するDCCSツリーのみ
のラツチ６０がセツトされる。割込みサービス処
理が終つた後にツリーのリセツト線を付勢すれ
ば、Ｌ１ラツチ６０を“０”状態にリセツトでき
る。ポート７４は第２Ａ図のポート４０と同様で
あり、ポート駆動器７５は第５図と同様である。

第４図は第３図と同様であるが、これは第３図
のDCCSデータ・セル７１およびDCCSマスク・
セル７０を遅延素子８０およびDCCSデータ・セ
ル８１で置換したものである。残りは第３図と全
く同じである。

第４図のＬ１ラツチはシステム・データ入力期
間に、違うように動作する。第４図で、もしシス
テム・データがアクテイブ即ち“１”ならば、シ
ステム・クロツク時に１ラツチはセツトされる。
しかしシステム・データが“０”ならば、Ｌ１ラ
ツチはシステム・クロツク時に影響を受けない。
システム・データに対するこのセツト／リセツト
機能は例えばエラー状態の記録に有用である。エ
ラーの発生状態は後続するクロツク・サイクルを
通して保持されるべきであり、またその消去はエ
ラー・リセツト信号のみによつて行なわれるべき
であるが、エラー信号をシステム・データとして
セル８１に供給しエラー・リセツト信号をLSSD
ポートへのリセツト信号として供給するようにす
れば、エラー記録のためのセツト／リセツト機能
を簡単に得ることができる。

第５図は第２Ａ図〜第４図のLSSDポートへ印
加される信号を発生するためのLSSDポート駆動
回路を例示している。第５図の駆動回路は任意の
時間では確実に１つの出力信号のみがアクテイブ
になるように構成されている。LSSDポート駆動
回路は３つの別々なDCCSツリー１００Ａ、１０
０Ｂ、１００Ｃを有する。各ツリーは電流源１０
１と１つ以上のDCCSセル１０２とよりなる。
DCCSツリー１００Ａは５つのDCCSセル１０２
Ａ―１〜１０２Ａ―５を有し、これらのセルには
夫々リセツト、システム・クロツク、ゲート３、
ゲート２、ゲート１の差動的論理信号が供給され
る。DCCSツリー１００Ｂは２つのDCCSセル１
０１Ｂ―１および１０１Ｂ―２を有し、これらの
セルは夫々リセツトおよびスキヤン・クロツク信
号を受け取る。DCCSツリー１００ＣはDCCSセ
ル１０１Ｃ―１を有し、これはリセツト信号を受
け取る。スキヤン・クロツクおよびシステム・ク
ロツクはこのポート駆動回路では相互に排他的で
ある。

各ツリーは２つの出力信号を与える。ツリー１
００Ａはシステム・クロツクおよびラツチ保持出
力信号を与え、ツリー１００Ｂはスキヤン・クロ
ツクＡおよびラツチ保持出力信号を与え、ツリー
１００Ｃはリセツトおよびラツチ保持出力信号を
与える。

３つのラツチ保持出力信号は一緒にドツトOR
され、また４つの出力信号の電圧レベルはLSSD
ポートに供給される前に“１”レベルに変換され
る。レベル変換器１０５は夫々の電流源１０７に
接続された４つの直列接続トランジスタ１０６よ
りなる。直列接続トランジスタは各トランジスタ
が１つのダイオードの電圧降下を与えるように接
続されている。変換器１０５の出力はLSSDポー
トに供給される。LSSDポートへの入力の数は、
任意の時間では１つの出力のみがアクテイブにな
るという基本条件を満たすならば、ポート駆動回
路のDCCSツリーの数を変えることによつて増減
しうる。

【図面の簡単な説明】

第１Ａ図は本発明を実施した差動カスコード電
流スイツチ・ラツチ回路を示す図、第１Ｂ図、第
１Ｃ図および第１Ｄ図は夫々第１図に示されてい
る回路構成素子の詳細回路図、第２Ａ図はLSSD
ポートを追加した、第１Ａ図と同様の差動カスコ
ード電流スイツチ・ラツチ回路を示す図、第２Ｂ
図は第２Ａ図のLSSDポートの詳細回路図、第３
図はＬ１ラツチがセツト／リセツト・マスク機能
を行なうように構成されたLSSDラツチ回路を示
す図、第４図はＬ１ラツチがセツト／リセツト・
ラツチとして働くように構成された、第３図と同
様のLSSDラツチ回路を示す図、およよび第５図
はポート駆動器の回路図である。 １０……定電流源、１１……差動カスコード電
流スイツチ・ツリー、１２……双安定回路、１２
Ｌ，１２Ｒ……双安定回路トランジスタ、１４
Ｌ，１４Ｒ……負荷抵抗、Ｑ，……出力端子。

Claims (1)

1. 【特許請求の範囲】 １ エミツタが共通接続され、コレクタとベース
   が交差結合された１対のトランジスタを有し、交
   差結合点を出力端子とする双安定回路と、定電流
   源と、各上記トランジスタのコレクタに接続され
   た負荷抵抗と、上記双安定回路と上記定電流源と
   の間に接続された複数の電流スイツチ論理レベル
   を有し、上記定電流源に最も近い電流スイツチ論
   理レベルに、コレクタが一方の上記交差結合点に
   接続されエミツタが上記定電流源に接続されリセ
   ツト信号に応答して上記一方の交差結合点にリセ
   ツト信号を与える第１の電流スイツチ・トランジ
   スタを含む差動カスコード電流スイツチ・ツリー
   とを有するセツト／リセツト・ラツチ回路におい
   て、 上記差動カスコード電流スイツチ・ツリーは、
   エミツタが共通接続された第２及び第３の電流ス
   イツチ・トランジスタを少なくとも含み該第２の
   電流スイツチ・トランジスタのコレクタが上記双
   安定回路の上記１対のトランジスタの共通接続エ
   ミツタに接続されている第１の電流スイツチ回路
   と、エミツタが上記第３の電流スイツチ・トラン
   ジスタのコレクタに共通接続された第４及び第５
   の電流スイツチ・トランジスタを含み該第４の電
   流スイツチ・トランジスタのコレクタが上記双安
   定回路の上記１対のトランジスタの共通接続エミ
   ツタに接続されている第２の電流スイツチ回路と
   を含み、 上記差動カスコード電流スイツチ・ツリーは、
   上記第３及び第５の電流スイツチ・トランジスタ
   が選択されたときに該第３及び第５の電流スイツ
   チ・トランジスタを介して他方の上記交差結合点
   を上記定電流源に結合することによつて上記双安
   定回路をセツト状態にし、 上記双安定回路の設定状態は、上記第２の電流
   スイツチ・トランジスタが選択されたときは該第
   ２の電流スイツチ・トランジスタ及び上記定電流
   源を通る電流路によつて保持され、上記第３の電
   流スイツチ・トランジスタが選択され且つ上記第
   ５の電流スイツチ・トランジスタが選択されない
   ときは上記第３及び第４の電流スイツチ・トラン
   ジスタ及び上記定電流源を通る電流路によつて保
   持されることを特徴とするセツト／リセツト・ラ
   ツチ回路。