JPH0250501B2 - - Google Patents
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- JPH0250501B2 JPH0250501B2 JP59040162A JP4016284A JPH0250501B2 JP H0250501 B2 JPH0250501 B2 JP H0250501B2 JP 59040162 A JP59040162 A JP 59040162A JP 4016284 A JP4016284 A JP 4016284A JP H0250501 B2 JPH0250501 B2 JP H0250501B2
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- control
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- control memory
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
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Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は情報処理装置の制御記憶読出方式に関
する。特に、中央処理装置からの番地情報による
制御装置組込型制御記憶読出回路の読出方式に関
する。
する。特に、中央処理装置からの番地情報による
制御装置組込型制御記憶読出回路の読出方式に関
する。
従来の制御記憶読出方式は、中央処理制御装置
からの指令により起動された制御記憶装置の制御
により逐次読出が行われていた。
からの指令により起動された制御記憶装置の制御
により逐次読出が行われていた。
一般に、マイクロプロセツサユニツト（MPU）
を用いた制御装置では、制御のすべてを組込型制
御記憶装置に委ねている。
を用いた制御装置では、制御のすべてを組込型制
御記憶装置に委ねている。
第１図の制御記憶読出方式の従来例を示すブロ
ツク構成図および第２図のその概略シーケンス図
を参照して、従来例方式を説明する。
ツク構成図および第２図のその概略シーケンス図
を参照して、従来例方式を説明する。
中央処理装置１００からの制御装置２００内の
制御記憶装置２３０に関する読出動作は次の複数
回のバスアクセスによつて行われていた。
制御記憶装置２３０に関する読出動作は次の複数
回のバスアクセスによつて行われていた。
(イ) 第１段階：第１図の中央処理装置１００が第
２図の番地指令４００を制御装置２００内のホ
スト・バツフア・レジスタ２１０に転送する。
制御装置２００内のマイクロ・プロセツサ・ユ
ニツト２２０がホスト・バツフア・レジスタ２
１０に格納されている上記番地指令４００を取
り出して解読し、番地情報４１０を中央処理装
置１００に要求する。この要求を受けた中央処
理装置１００は、番地情報４１０を、制御装置
２００内の上記ホスト・バツフア・レジスタ２
１０に転送する。上記マイクロ・プロセツサ・
ユニツト２２０は上記ホスト・バツフア・レジ
スタ２１０に転送する。上記マイクロプロセツ
サ・ユニツト２２０は上記ホスト・バツフア・
レジスタ２１０に格納されている番地情報４１
０を取り出して次の指令に備える。
２図の番地指令４００を制御装置２００内のホ
スト・バツフア・レジスタ２１０に転送する。
制御装置２００内のマイクロ・プロセツサ・ユ
ニツト２２０がホスト・バツフア・レジスタ２
１０に格納されている上記番地指令４００を取
り出して解読し、番地情報４１０を中央処理装
置１００に要求する。この要求を受けた中央処
理装置１００は、番地情報４１０を、制御装置
２００内の上記ホスト・バツフア・レジスタ２
１０に転送する。上記マイクロ・プロセツサ・
ユニツト２２０は上記ホスト・バツフア・レジ
スタ２１０に転送する。上記マイクロプロセツ
サ・ユニツト２２０は上記ホスト・バツフア・
レジスタ２１０に格納されている番地情報４１
０を取り出して次の指令に備える。
(ロ) 第２段階：第１段階に引き続き、中央処理装
置１００は、第２図読出指令５００を制御装置
２００内の前記ホスト・バツフア・レジスタ２
１０に転送する。制御装置２００内の前記マイ
クロ・プロセツサ・ユニツト２２０は、上記ホ
スト・バツフア・レジスタ２１０に格納されて
いる読出指令５００を取り出して解読すると、
前指令で指定された番地情報４１０を番地信号
線２２１に出力して、制御記憶装置２３０から
選択した読出情報(1)５１０を上記ホスト・バツ
フア・レジスタ２１０を経由して、中央処理装
置１００に転送する。また、逐次読出番地を更
新しながら読み出し情報(2)５１０を転送する。
置１００は、第２図読出指令５００を制御装置
２００内の前記ホスト・バツフア・レジスタ２
１０に転送する。制御装置２００内の前記マイ
クロ・プロセツサ・ユニツト２２０は、上記ホ
スト・バツフア・レジスタ２１０に格納されて
いる読出指令５００を取り出して解読すると、
前指令で指定された番地情報４１０を番地信号
線２２１に出力して、制御記憶装置２３０から
選択した読出情報(1)５１０を上記ホスト・バツ
フア・レジスタ２１０を経由して、中央処理装
置１００に転送する。また、逐次読出番地を更
新しながら読み出し情報(2)５１０を転送する。
マイクロ・プロセツサ・ユニツト２２０を用い
る制御装置では、制御記憶装置自体が制御の中枢
であるので制御記憶装置自体の障害は、制御装置
２００にとり致命的な障害につながるので、制御
装置２００の診断性能向上のため、中央処理装置
１００からの制御記憶読出機能が必要であり、従
来の組込型制御記憶方式を用いる制御装置の診断
では診断に先立ち制御記憶装置自体の正常性の確
認を行うための読出が行われていた。したがつ
て、従来の制御記憶読出方式は、制御装置に組込
まれている制御記憶装置自体によつて制御される
ため、制御記憶装置自体に障害があると制御記憶
装置の本来の障害検索としての読出機能が動作不
能となり、制御装置の診断不能という事態を招い
たり、システムの処理能率を著しく低下させると
いう問題点をもつていた。
る制御装置では、制御記憶装置自体が制御の中枢
であるので制御記憶装置自体の障害は、制御装置
２００にとり致命的な障害につながるので、制御
装置２００の診断性能向上のため、中央処理装置
１００からの制御記憶読出機能が必要であり、従
来の組込型制御記憶方式を用いる制御装置の診断
では診断に先立ち制御記憶装置自体の正常性の確
認を行うための読出が行われていた。したがつ
て、従来の制御記憶読出方式は、制御装置に組込
まれている制御記憶装置自体によつて制御される
ため、制御記憶装置自体に障害があると制御記憶
装置の本来の障害検索としての読出機能が動作不
能となり、制御装置の診断不能という事態を招い
たり、システムの処理能率を著しく低下させると
いう問題点をもつていた。
本発明は上記問題点を解決するものであり、中
央処理装置からの番地情報を受け取つたのち制御
記憶装置の支配する回路とは独立に作用する制御
記憶装置への読出手段を設けることなどにより、
制御装置の診断性能を向上させ、システムの処理
能率を向上させ得る制御記憶読出方式を提供する
ことを目的とする。
央処理装置からの番地情報を受け取つたのち制御
記憶装置の支配する回路とは独立に作用する制御
記憶装置への読出手段を設けることなどにより、
制御装置の診断性能を向上させ、システムの処理
能率を向上させ得る制御記憶読出方式を提供する
ことを目的とする。
本発明による制御記憶読出方式は、中央処理装
置からの制御装置内のホスト・バツフア・レジス
タに読出番地情報が転送されてくると、制御記憶
装置とは、独立に動作する制御記憶読出手段がこ
れを検知し、マイクロ・プロセツサ・ユニツトを
制御記憶装置から切り離す。続いて、ホスト・バ
ツフア・レジスタに格納されている読出番地情報
を制御記憶装置につながる番地信号線に出力し、
選択された制御記憶情報を読み出してこれをホス
ト・バツフア・レジスタに移送・格納する。さら
に、制御記憶動作とは独立に動作する制御記憶読
出手段を設けることによつて、ホスト・バツフ
ア・レジスタに格納された制御記憶読出情報を中
央処理装置に返送するように構成することを特徴
とする。
置からの制御装置内のホスト・バツフア・レジス
タに読出番地情報が転送されてくると、制御記憶
装置とは、独立に動作する制御記憶読出手段がこ
れを検知し、マイクロ・プロセツサ・ユニツトを
制御記憶装置から切り離す。続いて、ホスト・バ
ツフア・レジスタに格納されている読出番地情報
を制御記憶装置につながる番地信号線に出力し、
選択された制御記憶情報を読み出してこれをホス
ト・バツフア・レジスタに移送・格納する。さら
に、制御記憶動作とは独立に動作する制御記憶読
出手段を設けることによつて、ホスト・バツフ
ア・レジスタに格納された制御記憶読出情報を中
央処理装置に返送するように構成することを特徴
とする。
次に本発明の実施例方式を添付図面を参照して
説明する。第３図は、本発明の制御記憶読出方式
の制御装置の実施例を示すブロツク構成図であ
る。また、第４図は、その実施例装置の概略シー
ケンス図である。
説明する。第３図は、本発明の制御記憶読出方式
の制御装置の実施例を示すブロツク構成図であ
る。また、第４図は、その実施例装置の概略シー
ケンス図である。
第３図において、中央処理装置１００の出力側
は制御装置２００′内のホスト・バツフア・レジ
スタ２１０の入力側と結合する。上記ホスト・バ
ツフア・レジスタ２１０の出力側は、双方向スイ
ツチS1を介して制御記憶装置２３０および入出力
機器バツフアレジスタ２４０に結合する。また上
記ホスト・バツフア・レジスタ２１０は検知リー
ド２１１、格納リード２５５などを介して制御記
憶読出回路２５０と結合するとともに、上記制御
記憶読出回路２５０が結合しているスイツチS2を
介して制御記憶装置２３０と結合する。
は制御装置２００′内のホスト・バツフア・レジ
スタ２１０の入力側と結合する。上記ホスト・バ
ツフア・レジスタ２１０の出力側は、双方向スイ
ツチS1を介して制御記憶装置２３０および入出力
機器バツフアレジスタ２４０に結合する。また上
記ホスト・バツフア・レジスタ２１０は検知リー
ド２１１、格納リード２５５などを介して制御記
憶読出回路２５０と結合するとともに、上記制御
記憶読出回路２５０が結合しているスイツチS2を
介して制御記憶装置２３０と結合する。
マイクロ・プロセツサ・ユニツト２２０は、上
記制御記憶読出回路２５０が切り離しリード２５
１によつて結合する双方向スイツチS3を介して制
御記憶装置２３０に結合するとともに、入出力バ
ツフア・レジスタ２４０に結合し、さらに前記双
方向スイツチS1を介してホスト・バツフア・レジ
スタ２１０に結合する。ホスト・バツフア・レジ
スタ２４０の出力側は制御装置２００′外部に所
在する入出力機器３００に接続される。
記制御記憶読出回路２５０が切り離しリード２５
１によつて結合する双方向スイツチS3を介して制
御記憶装置２３０に結合するとともに、入出力バ
ツフア・レジスタ２４０に結合し、さらに前記双
方向スイツチS1を介してホスト・バツフア・レジ
スタ２１０に結合する。ホスト・バツフア・レジ
スタ２４０の出力側は制御装置２００′外部に所
在する入出力機器３００に接続される。
次に本発明の動作について述べる。
第３図においてホスト・バツフア・レジスタ２
１０は、中央処理装置１００から送られてくる番
地情報４１０（第４図）を情報線１０１を介して
受取り、記録する。番地情報４１０を受け取つた
ホスト・バツフア・レジスタ２１０は、検知リー
ド２１１を介して制御記憶読出回路２５０に情報
受け取りを知らせる。上記検知リード２１１を介
して情報受け取りを検知した制御記憶読出回路２
５０は、所定の時限に、切り離しリード２５１を
介して、制御記憶装置２３０を支配しているマイ
クロ・プロセツサ・ユニツト２２０を切り離す。
１０は、中央処理装置１００から送られてくる番
地情報４１０（第４図）を情報線１０１を介して
受取り、記録する。番地情報４１０を受け取つた
ホスト・バツフア・レジスタ２１０は、検知リー
ド２１１を介して制御記憶読出回路２５０に情報
受け取りを知らせる。上記検知リード２１１を介
して情報受け取りを検知した制御記憶読出回路２
５０は、所定の時限に、切り離しリード２５１を
介して、制御記憶装置２３０を支配しているマイ
クロ・プロセツサ・ユニツト２２０を切り離す。
マイクロ・プロセツサ・ユニツト２２０が制御
記憶装置２３０から切り離されたことを確認する
と、引き続く次の所定時限で番地活性化リード２
５２を活性状態にする。これにより、ホスト・バ
ツフア・レジスタ２１０に格納されていた第４図
の番地情報４１０は、情報線２１２を介して番地
信号線２１３に出力される。これにより、制御記
憶装置２３０は制御記憶読出回路２５０に支配さ
れる。上記番地信号線２１３によつて選択された
制御記憶情報５１０は、情報線２３１および情報
線２３２に導かれ、移送リード２５３の活性化に
より、情報線２３４に移送される。情報線２３４
に移送されてきている制御記憶情報５１０は、引
き続く次の所定時限で、格納リード２５４が活性
化されることにより、ホスト・バツフア・レジス
タ２１０に格納される。
記憶装置２３０から切り離されたことを確認する
と、引き続く次の所定時限で番地活性化リード２
５２を活性状態にする。これにより、ホスト・バ
ツフア・レジスタ２１０に格納されていた第４図
の番地情報４１０は、情報線２１２を介して番地
信号線２１３に出力される。これにより、制御記
憶装置２３０は制御記憶読出回路２５０に支配さ
れる。上記番地信号線２１３によつて選択された
制御記憶情報５１０は、情報線２３１および情報
線２３２に導かれ、移送リード２５３の活性化に
より、情報線２３４に移送される。情報線２３４
に移送されてきている制御記憶情報５１０は、引
き続く次の所定時限で、格納リード２５４が活性
化されることにより、ホスト・バツフア・レジス
タ２１０に格納される。
制御記憶情報５１０を格納したホスト・バツフ
ア・レジスタ２１０は、さらに次の所定時限で返
送リード２５５を活性化し、情報線２１４を介し
て、中央処理装置１００に返送する。
ア・レジスタ２１０は、さらに次の所定時限で返
送リード２５５を活性化し、情報線２１４を介し
て、中央処理装置１００に返送する。
前述の一連のシーケンスによつて本発明の制御
装置２００′は、中央処理装置１００からの番地
情報４１０で指定された制御記憶装置２３０内の
読出情報５１０を読出して中央処理装置１００に
返送することにより動作を終了する。
装置２００′は、中央処理装置１００からの番地
情報４１０で指定された制御記憶装置２３０内の
読出情報５１０を読出して中央処理装置１００に
返送することにより動作を終了する。
上記の実施例では、バツフア（緩衝）レジスタ
回路と、前述の緩衝レジスタ回路に番地情報が格
納されたことを知る検知手段、所定の時期に、制
御記憶を支配しているマイクロ・プロセツサ・ユ
ニツトを切り離し、制御記憶の支配を獲得する手
段および前記緩衝レジスタ回路に格納されている
番地情報で指定した、前記制御記憶内の情報を読
み出して格納する緩衝レジスタ回路を備えること
ができ、上記説明内容によつて本発明が限定され
るものではない。
回路と、前述の緩衝レジスタ回路に番地情報が格
納されたことを知る検知手段、所定の時期に、制
御記憶を支配しているマイクロ・プロセツサ・ユ
ニツトを切り離し、制御記憶の支配を獲得する手
段および前記緩衝レジスタ回路に格納されている
番地情報で指定した、前記制御記憶内の情報を読
み出して格納する緩衝レジスタ回路を備えること
ができ、上記説明内容によつて本発明が限定され
るものではない。
以上説明したように、本発明によれば、バツフ
ア（緩衝）レジスタ回路に番地情報が格納される
ことを知る検知手段と所定の時期に制御記憶装置
の制御作用を得て、番地情報で指定された制御記
憶内の情報を読み出して、バツフア（緩衝）レジ
スタ回路に格納する手段を備えることにより、組
込制御記憶で機能するマイクロ・プロセツサ・ユ
ニツトから構成される制御装置における制御記憶
装置自体の障害に対し、制御記憶読出しを行うこ
とにより解決し制御装置の診断性能の向上かつ、
システムの処理能率向上効果が得られる。
ア（緩衝）レジスタ回路に番地情報が格納される
ことを知る検知手段と所定の時期に制御記憶装置
の制御作用を得て、番地情報で指定された制御記
憶内の情報を読み出して、バツフア（緩衝）レジ
スタ回路に格納する手段を備えることにより、組
込制御記憶で機能するマイクロ・プロセツサ・ユ
ニツトから構成される制御装置における制御記憶
装置自体の障害に対し、制御記憶読出しを行うこ
とにより解決し制御装置の診断性能の向上かつ、
システムの処理能率向上効果が得られる。
第１図は従来の制御記憶読出方式の構成例を示
すブロツク構成図。第２図は第１図の構成例にお
ける概略シーケンス図。第３図は本発明の制御記
憶読出方式の実施例を示すブロツク構成図。第４
図は第３図の構成例における概略シーケンス図。 １００…中央処理装置、２００，２００′…制
御装置、３００…入出力機器、２１０…ホスト・
バツフア・レジスタ、２２０…マイクロ・プロセ
ツサ・ユニツト、２３０…制御記憶装置、２４０
…入出力機器バツフアレジスタ、２５０…制御記
憶読出回路、４００…番地指令、４１０…番地情
報、５００…読出指令、５１０…読出情報（制御
記憶情報）、２１３，２２１…番地信号線、２１
１…検知リード、１０１，２１２，２１４，２３
１，２３２，２３４…情報線、２５１…切り離し
リード、２５２…番地活性化リード、２５３…移
送リード、２５４…格納リード、２５５…返送リ
ード。
すブロツク構成図。第２図は第１図の構成例にお
ける概略シーケンス図。第３図は本発明の制御記
憶読出方式の実施例を示すブロツク構成図。第４
図は第３図の構成例における概略シーケンス図。 １００…中央処理装置、２００，２００′…制
御装置、３００…入出力機器、２１０…ホスト・
バツフア・レジスタ、２２０…マイクロ・プロセ
ツサ・ユニツト、２３０…制御記憶装置、２４０
…入出力機器バツフアレジスタ、２５０…制御記
憶読出回路、４００…番地指令、４１０…番地情
報、５００…読出指令、５１０…読出情報（制御
記憶情報）、２１３，２２１…番地信号線、２１
１…検知リード、１０１，２１２，２１４，２３
１，２３２，２３４…情報線、２５１…切り離し
リード、２５２…番地活性化リード、２５３…移
送リード、２５４…格納リード、２５５…返送リ
ード。
Claims (1)
- 【特許請求の範囲】 １ 制御記憶装置と、 この制御記憶装置の番地情報を中央処理装置か
ら得て一時格納するとともに、その番地情報によ
り上記制御記憶装置から読出された制御記憶情報
を上記中央処理装置に送出するために一時格納す
る緩衝レジスタ回路と、 上記制御記憶装置および上記緩衝レジスタ回路
を制御するマイクロプロセツサ・ユニツトと を備えた制御記憶読出方式において、 上記緩衝レジスタ回路に上記番地情報が格納さ
れたことを検出する検出手段と、 上記マイクロプロセツサ・ユニツトとは別に設
けられ、上記検出手段の検出出力が送出されると
上記マイクロプロセツサ・ユニツトを切り離す手
段と、 上記緩衝レジスタ回路に格納された番地情報を
上記制御記憶装置に与える手段と、その制御記憶
装置から読出された制御記憶情報を上記緩衝レジ
スタ回路に格納する手段と を含む制御手段を 備えたことを特徴とする制御記憶読出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59040162A JPS60183655A (ja) | 1984-03-02 | 1984-03-02 | 制御記憶読出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59040162A JPS60183655A (ja) | 1984-03-02 | 1984-03-02 | 制御記憶読出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60183655A JPS60183655A (ja) | 1985-09-19 |
| JPH0250501B2 true JPH0250501B2 (ja) | 1990-11-02 |
Family
ID=12573060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59040162A Granted JPS60183655A (ja) | 1984-03-02 | 1984-03-02 | 制御記憶読出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60183655A (ja) |
-
1984
- 1984-03-02 JP JP59040162A patent/JPS60183655A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60183655A (ja) | 1985-09-19 |
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