JPS60183655A - 制御記憶読出方式 - Google Patents
制御記憶読出方式Info
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- JPS60183655A JPS60183655A JP59040162A JP4016284A JPS60183655A JP S60183655 A JPS60183655 A JP S60183655A JP 59040162 A JP59040162 A JP 59040162A JP 4016284 A JP4016284 A JP 4016284A JP S60183655 A JPS60183655 A JP S60183655A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は情１・Ｙ５処理装置のｊｕｌ制御記１．な読出
方式に１２１する。特に、中央処理装置からの番地情報
による制ｆｊｆｌ ″Ａｉ〆１′絹込型制御Ｊ１１記１
ａ読出回路の続出方式に関ずろ。
方式に１２１する。特に、中央処理装置からの番地情報
による制ｆｊｆｌ ″Ａｉ〆１′絹込型制御Ｊ１１記１
ａ読出回路の続出方式に関ずろ。
従来の制御記りａ読出方式は、中央処理側１１ｉｌ装置
からの指令により起りＪされた制ｆ＋ｌｌｌ記１ａ装置
の制御により逐次読出か行われてい７と。
からの指令により起りＪされた制ｆ＋ｌｌｌ記１ａ装置
の制御により逐次読出か行われてい７と。
一般ニ、マイクロブロセノサユニノｌ−（ＭＩ）ｔＪ）
を用いノこ制御装置では、制御のすべてを組込型制ｔｉ
ｌｌｌ記１０装置に委ねている。
を用いノこ制御装置では、制御のすべてを組込型制ｔｉ
ｌｌｌ記１０装置に委ねている。
第１図の制御記憶読出方式の従来例を示すブロック構成
図および第２図のその概略シーケンス図を参照して、従
来例方式を説明する。
図および第２図のその概略シーケンス図を参照して、従
来例方式を説明する。
中央処理装置１００からの制御装置２００内の制御記憶
装置２３０に関する読出動作は次の複数回のバスアクセ
スによって行われていた。
装置２３０に関する読出動作は次の複数回のバスアクセ
スによって行われていた。
（イ） 第１段階：第１図の中央処理装置１００が第２
図の番地指令４００を制御装置２００内のホスＩ・・バ
ッファ・レジスタ２１０に転送する。制御装置２００内
のマイクロ・プロセッサ・ユニｚｔ・２２０がポスト・
バッファ・レジスタ２１０に格納されている」二記番地
指令４００を取り出して解読し、番地情報４１０を中央
処理装置１００に要求する。この要求を受けた中央処理
装置ｉ’￥１００は、番地情報４１０を、制御装置２０
０内の」二記ポスト・バッファ・レジスタ２１０に転送
する。−］−記マイクロ・プｕヒノザ・ユニット２２０
は」−記ホスト・バッファ・レジスタ２１０に転送する
。」−記マイクロプロセノサ・ユニット２２０は上記ポ
スト・バッファ・レジスタ２１０に格納されている番地
情報４１０を取り出して次の指令に備える。
図の番地指令４００を制御装置２００内のホスＩ・・バ
ッファ・レジスタ２１０に転送する。制御装置２００内
のマイクロ・プロセッサ・ユニｚｔ・２２０がポスト・
バッファ・レジスタ２１０に格納されている」二記番地
指令４００を取り出して解読し、番地情報４１０を中央
処理装置１００に要求する。この要求を受けた中央処理
装置ｉ’￥１００は、番地情報４１０を、制御装置２０
０内の」二記ポスト・バッファ・レジスタ２１０に転送
する。−］−記マイクロ・プｕヒノザ・ユニット２２０
は」−記ホスト・バッファ・レジスタ２１０に転送する
。」−記マイクロプロセノサ・ユニット２２０は上記ポ
スト・バッファ・レジスタ２１０に格納されている番地
情報４１０を取り出して次の指令に備える。
（ロ） 第２段階：第１段階に引き続き、中央処理装置
１００は、第２図続出指令５００を制御装置２００内の
前記ボスト・バッファ・レジスタ２１０に転送する。制
御装置２００内の前記マイクｌコ・プロセッサ・ユニッ
ト２２０は、上記ホスト・バッファ・レジスタ２１０に
格納されている読出指令５００を取り出して解読すると
、前指令で指定された番地情報４１０を番地信号線２２
１に出力して、制御記憶装置２３０から選択した読出情
！ｆＨ１１５１０を上記ホスト・へソファ・レジスタ２
１０を経由して、中央処理袋：１５２１００に転送する
。また、逐次Ｓノを出番地を更新しながら読み出し情報
ｆ２）５１０を転送する。
１００は、第２図続出指令５００を制御装置２００内の
前記ボスト・バッファ・レジスタ２１０に転送する。制
御装置２００内の前記マイクｌコ・プロセッサ・ユニッ
ト２２０は、上記ホスト・バッファ・レジスタ２１０に
格納されている読出指令５００を取り出して解読すると
、前指令で指定された番地情報４１０を番地信号線２２
１に出力して、制御記憶装置２３０から選択した読出情
！ｆＨ１１５１０を上記ホスト・へソファ・レジスタ２
１０を経由して、中央処理袋：１５２１００に転送する
。また、逐次Ｓノを出番地を更新しながら読み出し情報
ｆ２）５１０を転送する。
マイクロ・プロセッサ・ユニット２２０を用いる制御装
置では、制御記憶装置自体が制御の中枢であるので制御
記１ｑ装置自体の障害は、制御装置２００にとり致命的
な障害につながるので、制御装置２００の診断性能向上
のため、中央処理装置１００からの制御記１意読出機能
が必要であり、（ｊＬ来の組込型制御記１（！方式を用
いる制御装置の診断では診断に先立ち制御記憶装置自体
の正常性の確認を行・うための続出が行われていた。し
たがって、従来の制御記憶読出方式は、制御装置に組込
まれている制御記１．ａ装置自体によって制御されるた
め、制御記１ｑ装置自体に障害があると制御記憶装置の
本来の障害検索としての続出機能が動作不能となり、制
御装置の診断不能という事態を招いたり、システムの処
理能率を著しく低下させるという問題点をもっていた。
置では、制御記憶装置自体が制御の中枢であるので制御
記１ｑ装置自体の障害は、制御装置２００にとり致命的
な障害につながるので、制御装置２００の診断性能向上
のため、中央処理装置１００からの制御記１意読出機能
が必要であり、（ｊＬ来の組込型制御記１（！方式を用
いる制御装置の診断では診断に先立ち制御記憶装置自体
の正常性の確認を行・うための続出が行われていた。し
たがって、従来の制御記憶読出方式は、制御装置に組込
まれている制御記１．ａ装置自体によって制御されるた
め、制御記１ｑ装置自体に障害があると制御記憶装置の
本来の障害検索としての続出機能が動作不能となり、制
御装置の診断不能という事態を招いたり、システムの処
理能率を著しく低下させるという問題点をもっていた。
本発明は上記問題点を解決するもので、、ｌ）す、中央
処理装置からの番地情報を受４Ｊ取ったのら制御記憶装
置の支配する回路とは独立に作用する制ｉ＋ｌｌｌ記１
ａ装置への読出手段を設りることなどにより、制御装Ｎ
Ｔの診１１１ｉ ｆｉｌ能を向」二させ、システムの処
理能率を向」ニさせ得る制御記憶読出方式を提供するこ
とを目的とする。
処理装置からの番地情報を受４Ｊ取ったのら制御記憶装
置の支配する回路とは独立に作用する制ｉ＋ｌｌｌ記１
ａ装置への読出手段を設りることなどにより、制御装Ｎ
Ｔの診１１１ｉ ｆｉｌ能を向」二させ、システムの処
理能率を向」ニさせ得る制御記憶読出方式を提供するこ
とを目的とする。
本発明による制御記憶読出方式は、中央処理袋；？ｊか
ら制御装置内のホスト・バッファ・レジスタに読出番地
情報が転送されてくると、制御記憶装置とは、独立に動
作する制御記憶δプｄ出手段がこれを検知し、マイクロ
・プｌコセソサ・ユニットを制御記憶装置から切り離す
。続いて、ホスＩ・・バッファ・レジスタに格納されて
いる読出番地情ＨＪを制御記１．α装置につながる番地
信号線に出力し、選択された制御記憶情報を読み出して
これをボスト・バッファ・レジスタに移送・格納する。
ら制御装置内のホスト・バッファ・レジスタに読出番地
情報が転送されてくると、制御記憶装置とは、独立に動
作する制御記憶δプｄ出手段がこれを検知し、マイクロ
・プｌコセソサ・ユニットを制御記憶装置から切り離す
。続いて、ホスＩ・・バッファ・レジスタに格納されて
いる読出番地情ＨＪを制御記１．α装置につながる番地
信号線に出力し、選択された制御記憶情報を読み出して
これをボスト・バッファ・レジスタに移送・格納する。
さらに、制御記憶動作とは独立に動作する制御記１．θ
読山手段を設けることによって、ホスト・バッファ・レ
ジスタに格納された制御記憶読出情報を中央処理装置に
返送するよ・うに構成することを特徴とする。
読山手段を設けることによって、ホスト・バッファ・レ
ジスタに格納された制御記憶読出情報を中央処理装置に
返送するよ・うに構成することを特徴とする。
次に本発明の実施例方式を誰何図面を参照し゛ζ説明す
る。第３図は、本発明の制御記１、ａ読出方式の制御装
置の実施例を示すブロック構成図である。
る。第３図は、本発明の制御記１、ａ読出方式の制御装
置の実施例を示すブロック構成図である。
また、第４図は、その実施例装置の概略シーケンス図で
ある。
ある。
第３図において、中央処理装置１００の出力側ば１１ｉ
１１ ｆａｌｌ ｌ ｉ？Ｍ ２００’内のボス１へ・
バッファ・レジスタ２１０の入力端と結合する。」二記
ホスト・バッファ・レジスタ２１０の出力側は、双方向
スイッチＳ１を介して制御記憶装置２３０および入出力
機器ハ・ノファレジスタ２４０に結合する。また上記ポ
スト・バッファ・レジスタ２１０は検知リード２１１、
格納リード２５５などを介して制御記憶読出回路２５０
と結合するとともに、上記制御記憶情報回ｆ＋！８２５
０が結合しているスイッチＳ２を介して制御記１ａ装置
２３０と結合する。
１１ ｆａｌｌ ｌ ｉ？Ｍ ２００’内のボス１へ・
バッファ・レジスタ２１０の入力端と結合する。」二記
ホスト・バッファ・レジスタ２１０の出力側は、双方向
スイッチＳ１を介して制御記憶装置２３０および入出力
機器ハ・ノファレジスタ２４０に結合する。また上記ポ
スト・バッファ・レジスタ２１０は検知リード２１１、
格納リード２５５などを介して制御記憶読出回路２５０
と結合するとともに、上記制御記憶情報回ｆ＋！８２５
０が結合しているスイッチＳ２を介して制御記１ａ装置
２３０と結合する。
マイクロ・プロセッサ・ユニット２２０ ＆Ｊ、上記制
御記１０読出回路２５０が切り離しリート２５１によっ
て結合する双方向スイッチＳ３を介して制御記憶装置２
３０に結合するとともに、人出力バッファレジスタ２４
０に結合し、さらに前記双方向ス・ｆフチＳ１を介して
ポスト・バッファ・レジスタ２１０に結合する。ホスト
・バッファ・レジスタ２４０の出力側は制御装置２００
′外部に所在する入出ノ月７■器３００に接続される。
御記１０読出回路２５０が切り離しリート２５１によっ
て結合する双方向スイッチＳ３を介して制御記憶装置２
３０に結合するとともに、人出力バッファレジスタ２４
０に結合し、さらに前記双方向ス・ｆフチＳ１を介して
ポスト・バッファ・レジスタ２１０に結合する。ホスト
・バッファ・レジスタ２４０の出力側は制御装置２００
′外部に所在する入出ノ月７■器３００に接続される。
次に本発明の動作について述べる。
第３図においてポスト・バッファ・レジスタ２１０ば、
中央処理装置１００から送られてくる番地情＋１５４１
０（第４図）を情報線１０１を介して受取り、記録する
。番地情報４１０を受り取ったポスト・バッファ・レジ
スタ２１０ば、検知リード２１１を介して制御記憶続出
回路２５０に情報受り取りを知らせる。
中央処理装置１００から送られてくる番地情＋１５４１
０（第４図）を情報線１０１を介して受取り、記録する
。番地情報４１０を受り取ったポスト・バッファ・レジ
スタ２１０ば、検知リード２１１を介して制御記憶続出
回路２５０に情報受り取りを知らせる。
」二記検知’Ｊ−ト２１１を介して情報受は取りを検知
した制御記憶読出回路２５０１Ｊ、所定の時限に、切り
離しり−ｐ２５１を介して、制御記１．σ装置２３０を
支配しているマイクロ・プ［：Ｉセノザ・ユニノｌ−２
２０を切り離す。
した制御記憶読出回路２５０１Ｊ、所定の時限に、切り
離しり−ｐ２５１を介して、制御記１．σ装置２３０を
支配しているマイクロ・プ［：Ｉセノザ・ユニノｌ−２
２０を切り離す。
マイクロ・プロセッサ・ユニノ＋−２２０が制御記憶装
置２３０から切り離されたことを確認すると、引き続く
次の所定時限で番地活性化’Ｊ −１’ ２５２を活性
状態にする。これにより、ホスト・バッファ・レジスタ
２１０に格納されていた第４図の番地情報４１０は、情
報線２１２を介して番地信号線２１３に出力される。こ
れにより、制御記１ａ装置ｉ’ｒ２３０は制御記ＩＩＩ
ＪａＪε出回路２５０に支配される。上記番地信号′線
２１３によって選択された制御記憶１？？ ？１３５１
０は、情報線２３１および情報線２３２に導がれ、移送
り−Ｆ’２５３の活す（Ｌ化により、情報線２３４に移
送される。
置２３０から切り離されたことを確認すると、引き続く
次の所定時限で番地活性化’Ｊ −１’ ２５２を活性
状態にする。これにより、ホスト・バッファ・レジスタ
２１０に格納されていた第４図の番地情報４１０は、情
報線２１２を介して番地信号線２１３に出力される。こ
れにより、制御記１ａ装置ｉ’ｒ２３０は制御記ＩＩＩ
ＪａＪε出回路２５０に支配される。上記番地信号′線
２１３によって選択された制御記憶１？？ ？１３５１
０は、情報線２３１および情報線２３２に導がれ、移送
り−Ｆ’２５３の活す（Ｌ化により、情報線２３４に移
送される。
１ＩＩｉ報線２３４に移送されてきている制御記憶情報
５１０は、引き続く次の所定時１恨で、格納リー）’
２５４が活性化されることにより、ボスト・バッファ・
レジスタ２１０に格納される。
５１０は、引き続く次の所定時１恨で、格納リー）’
２５４が活性化されることにより、ボスト・バッファ・
レジスタ２１０に格納される。
制御記１．．Ｅ２情ｆ１５１０を格納したポスト・バッ
ファ・レジスタ２１０は、さらに次の所定時限で返送リ
ード２５５を活性化し、情報線２１４を介して、中央処
理装置１００に返送する。
ファ・レジスタ２１０は、さらに次の所定時限で返送リ
ード２５５を活性化し、情報線２１４を介して、中央処
理装置１００に返送する。
前述の一連のシーケンスによって本発明の制御装置２０
０′ は、中央処理装置１００がらの番地情Ｐ）４４１
０で指定された制御記憶装置２３０内の続出情ｆｌｔ。
０′ は、中央処理装置１００がらの番地情Ｐ）４４１
０で指定された制御記憶装置２３０内の続出情ｆｌｔ。
５１０を読出して中央処理装置１００に返送することに
より動作を終了する。
より動作を終了する。
上記の実Ｊｉ例では、バッファ （緩衝）レジスタ回路
と、前述の緩衝レジスタ回路に番地情報が格納されたこ
とを知る検知手段、所定の時期に、制御記憶を支配して
いるマイクロ・プロセノＪＩ−・ユニットを切り離し、
制御記憶の支配を獲得する」一段および前記緩衝レジス
タ回１’ｌ、’Ｈに格納されている番地ｆｉ７Ｆｕテ指
定Ｌ タ、１１１ ｎＱ １ｌｒｌｌ ：ｆｉｌ 記ｆ
ｆｌ 内０）情＋＜１３を詩み出して格納する緩衝レジ
スタ回路を備えることができ、上記説明内容によって本
発明が限定されるものではない。
と、前述の緩衝レジスタ回路に番地情報が格納されたこ
とを知る検知手段、所定の時期に、制御記憶を支配して
いるマイクロ・プロセノＪＩ−・ユニットを切り離し、
制御記憶の支配を獲得する」一段および前記緩衝レジス
タ回１’ｌ、’Ｈに格納されている番地ｆｉ７Ｆｕテ指
定Ｌ タ、１１１ ｎＱ １ｌｒｌｌ ：ｆｉｌ 記ｆ
ｆｌ 内０）情＋＜１３を詩み出して格納する緩衝レジ
スタ回路を備えることができ、上記説明内容によって本
発明が限定されるものではない。
以上説明したように、本発明によれば、バッファ （桜
？１１）レジスタ回路に番地情（・ｕが格納されること
り知る検知手段と所定の時期に制御記１α装置の制御１
１１作用を１：１テ、番地１＃報テ指定サレｋ １ｌｉ
ｌｌ ｆｌｌｌ ｎＬ！１ａ内の情報を読み出しＣ１八
ソフア （＊、１ｆｔｌ・ｉ）レジスクＩＩｊ路に格納
する手段を備えることｄこより、紹込型制御記１ａて機
能する゛フィクロ・プロセノ’４Ｊ”・ユニｙｌ・がら
構成されるｌａｌδ１１１装置にお番ノる１ｌｉｌＪ
ｆｉｌｌｌ記ＩＱ装置１°Ｃ自体の障古に対し、制御記
１０読出しを行・うごきにより１ｔ？法しｉｔ；ｌ ｆ
ａｌ＋装置の、憶断ｆ’Ｌ （ｒヒの向コニがっ、シス
テムの処理能率向−ト効果が１１１られろ。
？１１）レジスタ回路に番地情（・ｕが格納されること
り知る検知手段と所定の時期に制御記１α装置の制御１
１１作用を１：１テ、番地１＃報テ指定サレｋ １ｌｉ
ｌｌ ｆｌｌｌ ｎＬ！１ａ内の情報を読み出しＣ１八
ソフア （＊、１ｆｔｌ・ｉ）レジスクＩＩｊ路に格納
する手段を備えることｄこより、紹込型制御記１ａて機
能する゛フィクロ・プロセノ’４Ｊ”・ユニｙｌ・がら
構成されるｌａｌδ１１１装置にお番ノる１ｌｉｌＪ
ｆｉｌｌｌ記ＩＱ装置１°Ｃ自体の障古に対し、制御記
１０読出しを行・うごきにより１ｔ？法しｉｔ；ｌ ｆ
ａｌ＋装置の、憶断ｆ’Ｌ （ｒヒの向コニがっ、シス
テムの処理能率向−ト効果が１１１られろ。
第１図は従来のｉｌｉす７ＪＩ記１．＝あ″を出方上し
の構成例を５歌すフ′Ｉ−１ツク構成図。 第２図は第１図の構成例における概略シーケンス図。 第３図は本発明の制御記憶ん”ε出方式の実施例を示す
ブロック構成図。 第４図は第３図の構成例における概略シーケンス図。 １００・・・中央処理装置、２００．２００′・・・制
御装置、３００・・・入出力機器、２１０・・・ポスト
・バッファ・レジスタ、２２０・・・マイクロ・ブロセ
ノザ・二１．ニット、２３０・・・１ｌｉｌｌ ｉｌｌ
記１ａ装置、２４０・・・入出力機器バッファレジスタ
、２５０・・・制御記憶続出回路、４００・・・番地指
令、４１０・・・番地情報、５００・・・読出指令、５
１０・・・３ノ゛ε出情ｔｕ（制御記憶情報） 、２１
３．２２１・・・番地信号線、２１１・・・検知リード
、１０１．２１２．２１４．２３１ 、２３２．２３４
・・・情報線、２５１・・・切り離しり−ト、２５２・
・・番地活性化リード、２５３・・・移送リート、２５
４・・・格納リード、２５５・・・返送リード。 特許出願人 日本電気株式会社 代理人 弁理士 井 出 直 孝 、も１ 口 尼２ｆ２
の構成例を５歌すフ′Ｉ−１ツク構成図。 第２図は第１図の構成例における概略シーケンス図。 第３図は本発明の制御記憶ん”ε出方式の実施例を示す
ブロック構成図。 第４図は第３図の構成例における概略シーケンス図。 １００・・・中央処理装置、２００．２００′・・・制
御装置、３００・・・入出力機器、２１０・・・ポスト
・バッファ・レジスタ、２２０・・・マイクロ・ブロセ
ノザ・二１．ニット、２３０・・・１ｌｉｌｌ ｉｌｌ
記１ａ装置、２４０・・・入出力機器バッファレジスタ
、２５０・・・制御記憶続出回路、４００・・・番地指
令、４１０・・・番地情報、５００・・・読出指令、５
１０・・・３ノ゛ε出情ｔｕ（制御記憶情報） 、２１
３．２２１・・・番地信号線、２１１・・・検知リード
、１０１．２１２．２１４．２３１ 、２３２．２３４
・・・情報線、２５１・・・切り離しり−ト、２５２・
・・番地活性化リード、２５３・・・移送リート、２５
４・・・格納リード、２５５・・・返送リード。 特許出願人 日本電気株式会社 代理人 弁理士 井 出 直 孝 、も１ 口 尼２ｆ２
Claims (1)
- （１）制御記憶装置と、 この制御記憶装置の番地情報を中央処理装置から（ｊ％
て一時格納するとともに、その番地情（・１５により上
記１１１１１ ｆａｌｌ記１０装置から続出された制御
記憶情（・１）を上記中央処理装置に送出するために−
ｌｌ）格れ１１する災ｆ４ｊレジスタ回路と、 上記制御記１ａ装置および」二記桜（ｈレジスタ回路を
１ｌｉｌ制御するマイクロブロセノザ・ユニソ１〜とを
（ｒ：；ｉえた制御Ｊ１１記１．ａ読出方式において、
上記複ｔｒｉレジスタ回路に」二記番地情（１３が格納
されたことを検出する杉ミ出手段と、 上記マイク１：Ｉブロセノザ・ユニットとは別に設けら
れ、上記検出手段の検出出力が送出されると」二記マイ
クじ２プロセソザ・ユニットを切りに■ずゴ一段と、 」−記緩ｉ子ｉレジスタ回ｌ洛に格納された番地情報を
上記制御記憶装置−シに与える手段と、その制御記１Ｏ
装置から読出された制御記憶情報を上記緩ｉｆｉレジス
タ回路に格納する手段と を含む制御手段を 備えたことを１１４ｒ徴とする？Ｉｉｌ＋御記憶読出方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59040162A JPS60183655A (ja) | 1984-03-02 | 1984-03-02 | 制御記憶読出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59040162A JPS60183655A (ja) | 1984-03-02 | 1984-03-02 | 制御記憶読出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60183655A true JPS60183655A (ja) | 1985-09-19 |
| JPH0250501B2 JPH0250501B2 (ja) | 1990-11-02 |
Family
ID=12573060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59040162A Granted JPS60183655A (ja) | 1984-03-02 | 1984-03-02 | 制御記憶読出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60183655A (ja) |
-
1984
- 1984-03-02 JP JP59040162A patent/JPS60183655A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0250501B2 (ja) | 1990-11-02 |
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