JPH0250611A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH0250611A JPH0250611A JP63201226A JP20122688A JPH0250611A JP H0250611 A JPH0250611 A JP H0250611A JP 63201226 A JP63201226 A JP 63201226A JP 20122688 A JP20122688 A JP 20122688A JP H0250611 A JPH0250611 A JP H0250611A
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- signal
- address
- coefficient
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
- G06F9/3873—Variable length pipelines, e.g. elastic pipeline
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
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- G—PHYSICS
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- G06F9/30003—Arrangements for executing specific machine instructions
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- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/321—Program or instruction counter, e.g. incrementing
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータ装置に関し、特に一定周
期毎に入力されるデータを処理するマイクロコンピュー
タに関する。
期毎に入力されるデータを処理するマイクロコンピュー
タに関する。
従来、この種の一定周期毎に入力されるデータを処理す
るマイクロコンピュータはディジタルシグナルプロセッ
サ（以下ＤＳＰと称す）等があっの標本化周波数（以下
ｆ、と記す。）で定められるディジタル信号に交換され
たオーディオ信号を入力して積和演算等を施すことによ
りオーディオ信号のフィルター処理等を行っていた。
るマイクロコンピュータはディジタルシグナルプロセッ
サ（以下ＤＳＰと称す）等があっの標本化周波数（以下
ｆ、と記す。）で定められるディジタル信号に交換され
たオーディオ信号を入力して積和演算等を施すことによ
りオーディオ信号のフィルター処理等を行っていた。
この積和演算等によるフィルター処理は時間周期１ ／
ｆ ｓ毎に繰返されるため、実際の積和演算処理に要
する時間は１／ｆ、以下である必要がある。例えばｆ
ｓ ＝ ４４．１ Ｋ Ｈｚのオーディオ用ＤＳＰのフ
ィルター処理は１／ｆｓ＝２２．７／ｊ ｓ以下の時間
で実行可能な処理を２２．７μｓ毎に繰返していた。
ｆ ｓ毎に繰返されるため、実際の積和演算処理に要
する時間は１／ｆ、以下である必要がある。例えばｆ
ｓ ＝ ４４．１ Ｋ Ｈｚのオーディオ用ＤＳＰのフ
ィルター処理は１／ｆｓ＝２２．７／ｊ ｓ以下の時間
で実行可能な処理を２２．７μｓ毎に繰返していた。
このようなりＳＰにおいて、処理を中断することなく処
理内容を変更したいという要求があった。
理内容を変更したいという要求があった。
例えば、音響機器等に用いるオーディオ用ＤＳＰはオー
ディオ信号に加えるフィルタ処理の特性を変化させるこ
とで音質の調整を行う。このフィルタ特性の変更はフィ
ルタを実現するための積和演算の係数を変更することに
より可能となるが、従来のこの種のＤＳＰにおいては係
数を格納するメモリを２組用意し、一方の組のメモリの
係数は他方の組のメモリの係数を用いて積和演算を実行
中に書替え可能としていた。
ディオ信号に加えるフィルタ処理の特性を変化させるこ
とで音質の調整を行う。このフィルタ特性の変更はフィ
ルタを実現するための積和演算の係数を変更することに
より可能となるが、従来のこの種のＤＳＰにおいては係
数を格納するメモリを２組用意し、一方の組のメモリの
係数は他方の組のメモリの係数を用いて積和演算を実行
中に書替え可能としていた。
例えば第１の係数メモリと第２の係数メモリを有スるオ
ーディオ用ＤＳＰでは第１の係数メモリを用いてフィル
タ処理実行中に、第２の係数メモリの内容を書替え、書
換え、終了後に、所定のタイミングで第２の係数メモリ
をフィルタ処理用にアクセスするメモリとし、第１の係
数メモリを書替可能メモリとする。その後、再度フィル
タ係数を変更する時はフィルタ処理実行中に第１の係数
メモリを書替え、書替え終了後に第１の係数メモリと第
２の係数メモリとを切替え第１の係数メモリをフィルタ
処理用にアクセスするメモリとし、第２の係数メモリを
書替可能メモリとするという処理を行なっていた。
ーディオ用ＤＳＰでは第１の係数メモリを用いてフィル
タ処理実行中に、第２の係数メモリの内容を書替え、書
換え、終了後に、所定のタイミングで第２の係数メモリ
をフィルタ処理用にアクセスするメモリとし、第１の係
数メモリを書替可能メモリとする。その後、再度フィル
タ係数を変更する時はフィルタ処理実行中に第１の係数
メモリを書替え、書替え終了後に第１の係数メモリと第
２の係数メモリとを切替え第１の係数メモリをフィルタ
処理用にアクセスするメモリとし、第２の係数メモリを
書替可能メモリとするという処理を行なっていた。
ここで第１の係数メモリと第２の係数メモリとを切替え
るタイミングは通常時間周期１ ／ ｆ ｓ毎に繰返さ
れるフィルター処理が１周期分終了した時から次の周期
のフィルター処理の開始時までの間となる。このタイミ
ングで係数メモリを切替えることにより、フィルタ処理
を中断することなく係数を変更することが可能となる。
るタイミングは通常時間周期１ ／ ｆ ｓ毎に繰返さ
れるフィルター処理が１周期分終了した時から次の周期
のフィルター処理の開始時までの間となる。このタイミ
ングで係数メモリを切替えることにより、フィルタ処理
を中断することなく係数を変更することが可能となる。
すなわち、音を途切らせることなく、音質等の調整がで
きることになっていた。
きることになっていた。
上述した従来の方法では係数メモリの容量が大きくなる
という欠点があった。通常、ＤＳＰにおいては係数メモ
リへのアクセスは非常に高速に行われる必要があるため
、積和演算部と同一のＬＳＩチップに内蔵されるが、書
替可能な係数メモリはＲＡＭで構成する必要があり、そ
の面積はＲＯＭに比べ通常１０倍程度になる。上述した
従来の方法ではフィルター処理に必要な係数を格納する
容量より大きな量容のＲＡＭをＬＳＩチップ内に内蔵す
る必要があり、チップにおけるＲＡＭ領域の比率を増々
増加させ、チップ面積を非常に大きなものとする原因と
なっていた。チップ面積の増大はコストの上昇１歩留り
率の低下等を紹くため深刻な問題である。
という欠点があった。通常、ＤＳＰにおいては係数メモ
リへのアクセスは非常に高速に行われる必要があるため
、積和演算部と同一のＬＳＩチップに内蔵されるが、書
替可能な係数メモリはＲＡＭで構成する必要があり、そ
の面積はＲＯＭに比べ通常１０倍程度になる。上述した
従来の方法ではフィルター処理に必要な係数を格納する
容量より大きな量容のＲＡＭをＬＳＩチップ内に内蔵す
る必要があり、チップにおけるＲＡＭ領域の比率を増々
増加させ、チップ面積を非常に大きなものとする原因と
なっていた。チップ面積の増大はコストの上昇１歩留り
率の低下等を紹くため深刻な問題である。
本発明によるマイクロコンピュータ装ｆｆは、命令メモ
リと、データメモリと、第１および第２の命令デコーダ
と、命令バッファと、プログラムカウンタと、アドレス
カウンタと、第１および第２のセットリセット回路と、
パルス入力回路とを有し、前記命令バッファの出力は前
記命令メモリの入力、前記プログラムカウンタの入力お
よび第１の命令デコーダの入力に接続され、前記命令メ
モリの出力は第２の命令デコーダの入力、前記データメ
モリの入力および前記アドレスカウンタの入力に接続さ
れ、前記プログラムカウンタの出力は前記命令メモリの
入力に接続され、前記アドレスカウンタの出力は前記デ
ータメモリの入力に接続され、第２の命令デコーダの出
力は前記データメモリの入力、前記アドレスカウンタの
入力、第１のセットリセット回路の入力、第２のセット
リセット回路の入力、前記命令メモリの入力、前記プロ
グラムカウンタの入力および第１の命令デコーグの入力
に接続され、第１の命令デコーダの出力は第１のセット
リセット回路の入力に接続され、第１のセットリセット
回路の出力は第２セットリセット回路の入力に接続され
、第２のセットリセット回路の出力は前記プログラムカ
ウンタの入力に接続され、前記パルス入力回路の出力は
前記プログラムカウンタの入力と第２のセットリセット
回路の入力とに接続されることを特徴としている。
リと、データメモリと、第１および第２の命令デコーダ
と、命令バッファと、プログラムカウンタと、アドレス
カウンタと、第１および第２のセットリセット回路と、
パルス入力回路とを有し、前記命令バッファの出力は前
記命令メモリの入力、前記プログラムカウンタの入力お
よび第１の命令デコーダの入力に接続され、前記命令メ
モリの出力は第２の命令デコーダの入力、前記データメ
モリの入力および前記アドレスカウンタの入力に接続さ
れ、前記プログラムカウンタの出力は前記命令メモリの
入力に接続され、前記アドレスカウンタの出力は前記デ
ータメモリの入力に接続され、第２の命令デコーダの出
力は前記データメモリの入力、前記アドレスカウンタの
入力、第１のセットリセット回路の入力、第２のセット
リセット回路の入力、前記命令メモリの入力、前記プロ
グラムカウンタの入力および第１の命令デコーグの入力
に接続され、第１の命令デコーダの出力は第１のセット
リセット回路の入力に接続され、第１のセットリセット
回路の出力は第２セットリセット回路の入力に接続され
、第２のセットリセット回路の出力は前記プログラムカ
ウンタの入力に接続され、前記パルス入力回路の出力は
前記プログラムカウンタの入力と第２のセットリセット
回路の入力とに接続されることを特徴としている。
かくして、係数を格納するメモリの容量を実際の演算に
用いる係数の個数に等しい容量とすることができる。
用いる係数の個数に等しい容量とすることができる。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のシステム構成図である。第
１図において、命令ＲＡＭＩは２２ピツ）Ｘ１８０ワー
ドのＲＡＭで、π／Ｗ信号１０１がローレベルの時、プ
ログラムカウンタ（以下ＰＣと称す）２により指定され
るアドレスの２２ビツトの命令コードをバス１０３へ出
力する。π／Ｗ信号１０１がハイレベルの時はＰＯ２に
より指定されるアドレスへ３０ビツトバス１０４１７）
下位２２ビツトを取込み格納する。命令バッファ３はシ
リアルデータ線１０５を介して転送されるアドレス、命
令フードをクロック線１０６上のクロックパルスにより
取込み３０ビツトバス１０４ヘパラレルに変換して出力
する。バス１０４の上位８ビツトがアドレスデータとな
る。デコーダ４はバス１０４上の命令コードをデコード
し、係数ＲＡＭ５の書替要求命令（以下ＷＲＱ命令と称
す）のコードを検出した時、ＷＲＱ検出信号１０７をハ
イレベルに立上げる。ＢＵＳＹ信号１０８は命令バッフ
ァ３に有効データが３０ビツト、格納されている時ハイ
レベルとなる信号で、クリア信号線１０９上にパルス信
号が出力された後、クロック線１０６上にクロックパル
スが３０個入力された時立上がり、クリア信号１０９上
のパルス信号により立下がる。
１図において、命令ＲＡＭＩは２２ピツ）Ｘ１８０ワー
ドのＲＡＭで、π／Ｗ信号１０１がローレベルの時、プ
ログラムカウンタ（以下ＰＣと称す）２により指定され
るアドレスの２２ビツトの命令コードをバス１０３へ出
力する。π／Ｗ信号１０１がハイレベルの時はＰＯ２に
より指定されるアドレスへ３０ビツトバス１０４１７）
下位２２ビツトを取込み格納する。命令バッファ３はシ
リアルデータ線１０５を介して転送されるアドレス、命
令フードをクロック線１０６上のクロックパルスにより
取込み３０ビツトバス１０４ヘパラレルに変換して出力
する。バス１０４の上位８ビツトがアドレスデータとな
る。デコーダ４はバス１０４上の命令コードをデコード
し、係数ＲＡＭ５の書替要求命令（以下ＷＲＱ命令と称
す）のコードを検出した時、ＷＲＱ検出信号１０７をハ
イレベルに立上げる。ＢＵＳＹ信号１０８は命令バッフ
ァ３に有効データが３０ビツト、格納されている時ハイ
レベルとなる信号で、クリア信号線１０９上にパルス信
号が出力された後、クロック線１０６上にクロックパル
スが３０個入力された時立上がり、クリア信号１０９上
のパルス信号により立下がる。
命令デコーダ６は２２ビツトバス１０３上の命令コード
をデコードし、制御信号を出力する。バス１０３上に命
令ＲＡＭＩへ命令コードを書込むことを許可する命令（
以下ＷＯＫ命令と称す）のコードを検出した時命令デコ
ーダ６はＷＯＫ検出信号１１０をハイレベルにする。外
部ｗｏＫ信号１１１は強制的に命令ＲＡＭＩへ命令コー
ドを書込むモードに設定するための信号である。ＷＯＫ
検出信号１１０または外部ＷＯＫ信号１１１がハイレベ
ルであり、かつ、命令バッファ３に有効なアドレス８ビ
ツトと命令コード２２ビツトが転送された時、パルス発
生回路７により、命令ＲＡＭ書込み信号線１１２上に書
込みパルスが出力される。この書込みパルスによりＰＯ
２へ８ビツトアドレスデータ（バス１０４の上位８ビ、
ト）が取込まれる。アドレスデータは直ちにアドレスバ
ス１０２へ出力される。
をデコードし、制御信号を出力する。バス１０３上に命
令ＲＡＭＩへ命令コードを書込むことを許可する命令（
以下ＷＯＫ命令と称す）のコードを検出した時命令デコ
ーダ６はＷＯＫ検出信号１１０をハイレベルにする。外
部ｗｏＫ信号１１１は強制的に命令ＲＡＭＩへ命令コー
ドを書込むモードに設定するための信号である。ＷＯＫ
検出信号１１０または外部ＷＯＫ信号１１１がハイレベ
ルであり、かつ、命令バッファ３に有効なアドレス８ビ
ツトと命令コード２２ビツトが転送された時、パルス発
生回路７により、命令ＲＡＭ書込み信号線１１２上に書
込みパルスが出力される。この書込みパルスによりＰＯ
２へ８ビツトアドレスデータ（バス１０４の上位８ビ、
ト）が取込まれる。アドレスデータは直ちにアドレスバ
ス１０２へ出力される。
次にデイレ−回路８によりπ／Ｗ信号線１０１上にパル
スが出力され、バス１０４上の２２ビ。
スが出力され、バス１０４上の２２ビ。
ト命令コードが命令ＲＡＭＩに書込まれる。更に遅れて
クリア信号１０９がデイレ−回路９より出力され、ＢＵ
ＳＹ信号１０８がリセットされる。
クリア信号１０９がデイレ−回路９より出力され、ＢＵ
ＳＹ信号１０８がリセットされる。
外部システムはＥＵＳＹ信号１０８により次の命令コー
ドやアドレスを転送可能か否か知ることができる。前述
のＷＲＱ命令及びＷＯＫ命令は以上の手順で命令ＲＡＭ
Ｉに書込むことができる。
ドやアドレスを転送可能か否か知ることができる。前述
のＷＲＱ命令及びＷＯＫ命令は以上の手順で命令ＲＡＭ
Ｉに書込むことができる。
命令ＲＡＭＩには係数ＲＡＭ５へ係数データを書込むた
めの命令や、係数ＲＡＭ５のアドレスを指定するアドレ
スカウンタｌＯにアドレスを設定するための命令も書く
ことができる。係数ＲＡＭ５は１６ビツト×１２８ワー
ドのＲＡＭで係数データは２２ビツトバス１０３中の１
６ビツトを用いて（命令コードの一部として）命令ＲＡ
ＭＩより転送される。係数ＲＡＭ５のπ／Ｗ信号１１３
上には係数データを含んだ命令コードの一部をデコード
した結果ハイレベルのパルスが出力される。
めの命令や、係数ＲＡＭ５のアドレスを指定するアドレ
スカウンタｌＯにアドレスを設定するための命令も書く
ことができる。係数ＲＡＭ５は１６ビツト×１２８ワー
ドのＲＡＭで係数データは２２ビツトバス１０３中の１
６ビツトを用いて（命令コードの一部として）命令ＲＡ
ＭＩより転送される。係数ＲＡＭ５のπ／Ｗ信号１１３
上には係数データを含んだ命令コードの一部をデコード
した結果ハイレベルのパルスが出力される。
同様に係数ＲＡＭの７ビツトアドレスは命令コードの一
部としてバス１０３中の７ビツトを用いてアドレスカウ
ンタ１０へ転送される。アドレスカウンタ１０の書込み
信号１１４は係数ＲＡＭアドレスを含んだ命令コードの
一部をデコードした結果出力される。ｖ、／Ｗ信号１１
３がローレベルの時アドレスカウンタ１０により指定さ
れるアドレスの１６ビツト係数データが１６ビツトバス
１１６上に出力される。
部としてバス１０３中の７ビツトを用いてアドレスカウ
ンタ１０へ転送される。アドレスカウンタ１０の書込み
信号１１４は係数ＲＡＭアドレスを含んだ命令コードの
一部をデコードした結果出力される。ｖ、／Ｗ信号１１
３がローレベルの時アドレスカウンタ１０により指定さ
れるアドレスの１６ビツト係数データが１６ビツトバス
１１６上に出力される。
一方、ＰＯ２はパルス信号線１１７上のパルスの立上が
りによりその内容をインクリメントする。
りによりその内容をインクリメントする。
従ってパルス信号線１１７上のパルスの周期が命令ＲＡ
ＭＩに格納される命令のインストラクションサイクルと
なる。ＰＯ２の内容は内部Ｆｓ−Ｒ３Ｔ信号１１８の立
上りにより“０”にリセットされる。内部Ｆｓ−Ｒ３Ｔ
信号１１８は外部ＷＯＫ信号１１１が口τレベルの時、
外部Ｆｓ−Ｒ８Ｔ信号１１９と同一の信号となる。外部
Ｆｓ−Ｒ８Ｔ信号１１９は命令ＲＡＭＩに格納された命
令プログラムが実行される周期を外部で規定する信号で
あり、本実施例では４４．１ＫＨｚのクロック信号であ
る。外部Ｆｓ−Ｒ８Ｔ信号１１９はパルス発生回路１５
より出力される。
ＭＩに格納される命令のインストラクションサイクルと
なる。ＰＯ２の内容は内部Ｆｓ−Ｒ３Ｔ信号１１８の立
上りにより“０”にリセットされる。内部Ｆｓ−Ｒ３Ｔ
信号１１８は外部ＷＯＫ信号１１１が口τレベルの時、
外部Ｆｓ−Ｒ８Ｔ信号１１９と同一の信号となる。外部
Ｆｓ−Ｒ８Ｔ信号１１９は命令ＲＡＭＩに格納された命
令プログラムが実行される周期を外部で規定する信号で
あり、本実施例では４４．１ＫＨｚのクロック信号であ
る。外部Ｆｓ−Ｒ８Ｔ信号１１９はパルス発生回路１５
より出力される。
外部ＷＯＫ信号１１１がハイレベルの時、すなわち、強
制的に命令ＲＡＭＩへ命令コードを書込むモードの時は
ＰＯ２の内容はインクメントまたは“０”にクリアされ
ることはない。また、外部ＷＯＫ信号１１１がハイレベ
ルの時、命令テコーダ６の出力はすべてマスクされる。
制的に命令ＲＡＭＩへ命令コードを書込むモードの時は
ＰＯ２の内容はインクメントまたは“０”にクリアされ
ることはない。また、外部ＷＯＫ信号１１１がハイレベ
ルの時、命令テコーダ６の出力はすべてマスクされる。
信号１２０は８ＭＨｚのクロック信号である。命令ＲＡ
ＭＩに格納される命令の中には前述のＷＯＫ命令、 Ｗ
ＲＱ命令の他ＰＣ２の値の更新を一定条件の下で禁止す
る命令（以下ＨＡＬＴ命令と称す）がある。
ＭＩに格納される命令の中には前述のＷＯＫ命令、 Ｗ
ＲＱ命令の他ＰＣ２の値の更新を一定条件の下で禁止す
る命令（以下ＨＡＬＴ命令と称す）がある。
命令デコーダ６はＨＡＬＴ命令をデコードした結果ＨＡ
ＬＴ信号線１２２上にパルス信号を出力する。また、命
令デコーダ６はＷＲＱ命令をデコードした結果ＷＲＱデ
コード信号線１２１に出力する。ＷＯＫ命令またはＷＲ
Ｑ命令がデコードされると、ＳＲフリップフロップ１１
のＳ入力にパルス信号が入力され、ＳＲフリップフロッ
プ１１より出力されるＰＯ２のＥ（ＡＬＴ指示信号１２
３がハイレベルとなる。このＨＡＬＴ指示信号は内部Ｆ
ｓ−Ｒ８Ｔ信号１１８によりローレベルにリセットされ
る。ＨＡＬＴ指示信号１２３がハイレベルの間、ＰＯ２
の値がパルス信号１１７により更新されることはない。
ＬＴ信号線１２２上にパルス信号を出力する。また、命
令デコーダ６はＷＲＱ命令をデコードした結果ＷＲＱデ
コード信号線１２１に出力する。ＷＯＫ命令またはＷＲ
Ｑ命令がデコードされると、ＳＲフリップフロップ１１
のＳ入力にパルス信号が入力され、ＳＲフリップフロッ
プ１１より出力されるＰＯ２のＥ（ＡＬＴ指示信号１２
３がハイレベルとなる。このＨＡＬＴ指示信号は内部Ｆ
ｓ−Ｒ８Ｔ信号１１８によりローレベルにリセットされ
る。ＨＡＬＴ指示信号１２３がハイレベルの間、ＰＯ２
の値がパルス信号１１７により更新されることはない。
一方ＷＲＱ命令が命令ＲＡＭＩに書込まれるタイミング
でＳＲフリップフロップ１２がセットされ、ＷＲＱデフ
ード信号線１２１によりＳＲフリップ７０ツブ１２はリ
セットされる。リセット期間中（信号１２４がハイレベ
ルの間）ＨＡＬＴ命令がデコードされると、ＳＲフリッ
プフロ、ブ１１がセットされ、ＰＯ２の更新動作が一時
停止する。その後内部Ｆｓ−Ｒ３Ｔ信号１１８がハイレ
ベルになると、ＨＡＬ−Ｔ指示信号１２３がローレベル
になると共に、ＰＯ２の内容が“０”にクリアさｈる。
でＳＲフリップフロップ１２がセットされ、ＷＲＱデフ
ード信号線１２１によりＳＲフリップ７０ツブ１２はリ
セットされる。リセット期間中（信号１２４がハイレベ
ルの間）ＨＡＬＴ命令がデコードされると、ＳＲフリッ
プフロ、ブ１１がセットされ、ＰＯ２の更新動作が一時
停止する。その後内部Ｆｓ−Ｒ３Ｔ信号１１８がハイレ
ベルになると、ＨＡＬ−Ｔ指示信号１２３がローレベル
になると共に、ＰＯ２の内容が“０”にクリアさｈる。
ＳＲフリップフロップ１２のセット期間中（信号１２４
がローレベルの間）ＨＡＬＴ命令がデコードされても、
ＳＲフリップフロップ１１がセットされないため、ＰＯ
２の内容の更新動作が停止することはない。すなわち、
ＰＯ２の内容がインクリメントされ、命令ＲＡＭＩ内の
ＨＡＬＴ命令以後のアドレスに格納された命令も命令デ
コーダ６によりデコードされる。
がローレベルの間）ＨＡＬＴ命令がデコードされても、
ＳＲフリップフロップ１１がセットされないため、ＰＯ
２の内容の更新動作が停止することはない。すなわち、
ＰＯ２の内容がインクリメントされ、命令ＲＡＭＩ内の
ＨＡＬＴ命令以後のアドレスに格納された命令も命令デ
コーダ６によりデコードされる。
本実施例の前述命令の一覧表を第１表に示す。
第１表
以下本実施例の動作について説明する。最初に外部ＷＯ
Ｋ信号１１１をハイレベルにした状態で、シリアルデー
タ線１０５を介してアドレスカウンタ１０ヘアドレスを
設定するＷＣＡ命令と、係数ＲＡＭ５へ係数データを転
送するＷＣ命令とを複数個命令ＲＡＭＩへ書込み、更に
ＨＡＬ′ｒ命令を命令ＲＡＭＩへ書込む。書込み中の命
令デコーダ６の出力はＮＯＰ命令のデコード結果と同一
の値となっている。書込み後の命令ＲＡＭＩの内容を第
２図に示す。
Ｋ信号１１１をハイレベルにした状態で、シリアルデー
タ線１０５を介してアドレスカウンタ１０ヘアドレスを
設定するＷＣＡ命令と、係数ＲＡＭ５へ係数データを転
送するＷＣ命令とを複数個命令ＲＡＭＩへ書込み、更に
ＨＡＬ′ｒ命令を命令ＲＡＭＩへ書込む。書込み中の命
令デコーダ６の出力はＮＯＰ命令のデコード結果と同一
の値となっている。書込み後の命令ＲＡＭＩの内容を第
２図に示す。
次に外部ＷＯＫ信号１１１をローレベルにすると共に外
部Ｆｓ−Ｒ８Ｔ信号１１９上にパルス信号を入力すると
、ＰＣ２の内容は０”となった後パルス信号１１７によ
りインクリメントされ、命令ＲＡＭＩ上の命令はＯ番地
より順次実行される。この結果、係数ＲＡＭ５への係数
データの設定が行われる。その後ＨＡＬＴ命令が実行さ
れると、信号１２４がハイレベルになっているためＳＲ
フリップフロップ１１がセットされ、ＰＣの値が更新さ
れなくなるので命令ＲＡＭＩのＨＡＬＴ命令以降の命令
は実行されない。
部Ｆｓ−Ｒ８Ｔ信号１１９上にパルス信号を入力すると
、ＰＣ２の内容は０”となった後パルス信号１１７によ
りインクリメントされ、命令ＲＡＭＩ上の命令はＯ番地
より順次実行される。この結果、係数ＲＡＭ５への係数
データの設定が行われる。その後ＨＡＬＴ命令が実行さ
れると、信号１２４がハイレベルになっているためＳＲ
フリップフロップ１１がセットされ、ＰＣの値が更新さ
れなくなるので命令ＲＡＭＩのＨＡＬＴ命令以降の命令
は実行されない。
ここで再度、外部ＷＯＫ信号１１１をハイレベルにし、
シリアリデータ線１０５を介してフィルタ処理を実現す
るための積和演算処理のプログラムを命令ＲＡＭＩへ書
込み、更にＷＯＫ命令及びＨＡＬＴ命令を命令ＲＡＭＩ
へ書込む。書込み後の命令ＲＡＭＩの内容を第３図に示
す。
シリアリデータ線１０５を介してフィルタ処理を実現す
るための積和演算処理のプログラムを命令ＲＡＭＩへ書
込み、更にＷＯＫ命令及びＨＡＬＴ命令を命令ＲＡＭＩ
へ書込む。書込み後の命令ＲＡＭＩの内容を第３図に示
す。
次に外部ＷＯＫ信号をローレベルにすると共に外部Ｆ
ｓ −Ｒ３Ｔ信号１１９上に４４．１ＫＨｚのクロック
信号を入力すると、第３図に示したプログラムは１／４
４．ＩＫＨｚ＝２２．７μｓの周期で繰返し実行される
。１周期あたりプログラムの実行に要する時間は信号１
２０が８ＭＨｚのクロックであるため、（１／８ＭＨｚ
）Ｘ １４０ステップ＝０．１２５μ５Ｘ１４０ステツ
プ＝１７．５μｓとなる。従っである周期において１４
１番地のＨＡＬＴ命令の実行を一旦始めると、外部Ｆｓ
−Ｒ３Ｔ信号１１９上のパルス入力により次の周期が始
まるまでの間１４１番地のＨＡＬＴ命令の実行が繰返さ
れる。この例では２２．７−１７．５ ＝ ５．２μｓ
の間ＨＡＬＴ命令の実行が繰返される。
ｓ −Ｒ３Ｔ信号１１９上に４４．１ＫＨｚのクロック
信号を入力すると、第３図に示したプログラムは１／４
４．ＩＫＨｚ＝２２．７μｓの周期で繰返し実行される
。１周期あたりプログラムの実行に要する時間は信号１
２０が８ＭＨｚのクロックであるため、（１／８ＭＨｚ
）Ｘ １４０ステップ＝０．１２５μ５Ｘ１４０ステツ
プ＝１７．５μｓとなる。従っである周期において１４
１番地のＨＡＬＴ命令の実行を一旦始めると、外部Ｆｓ
−Ｒ３Ｔ信号１１９上のパルス入力により次の周期が始
まるまでの間１４１番地のＨＡＬＴ命令の実行が繰返さ
れる。この例では２２．７−１７．５ ＝ ５．２μｓ
の間ＨＡＬＴ命令の実行が繰返される。
第３図に示した積和演算のプログラムを２２．７μ叢の
周期で実行している時、シリアルデータ線１０５を介し
てＷＣＡ命令とＷＣ命令及びＷＲＱ命令をＨＡＬＴ命令
以降の命令ＲＡＭＩの領域に書込み、さらにこれらの命
令を実行することにより係数ＲＡＭＩの内容を書替える
動作について以下説明する。
周期で実行している時、シリアルデータ線１０５を介し
てＷＣＡ命令とＷＣ命令及びＷＲＱ命令をＨＡＬＴ命令
以降の命令ＲＡＭＩの領域に書込み、さらにこれらの命
令を実行することにより係数ＲＡＭＩの内容を書替える
動作について以下説明する。
外部ＷＯＫ信号１１１をローレベルにした状態で第３図
に示したプログラムを実行中に、ＷＣＡ命令をシリアル
データ線１０５を介して転送すると、命令バッファ３に
、命令ＲＡＭＩの転送先アドレス及びＷＣＡ命令の命令
コードが揃った時点でＢＵＳＹ信号、１０８がハイレベ
ルになる。その後、１４０番地のＷＯＫ命令が実行され
ると、ＷＯＫ検出信号１１０がハイレベルになり、ＷＣ
Ａ命令が命令ＲＡＭＩに書込まれる。この場合の書込み
先アドレスを１４２番地とするようにシリアルデータ線
１０５に転送するデータの内容をあらかじめ決めておく
。ＷＯＫ検出信号１１０がハイレベルになってから、次
に外部Ｆｓ−Ｒ８Ｔ信号１１９上にパルスが乗るまでＳ
Ｒフリップフロップ１１がセット状態になるため、命令
ＲＡＭＩにＷＣＡ命令を書込み中も、命令デコーダ６の
出力が変化することはない。
に示したプログラムを実行中に、ＷＣＡ命令をシリアル
データ線１０５を介して転送すると、命令バッファ３に
、命令ＲＡＭＩの転送先アドレス及びＷＣＡ命令の命令
コードが揃った時点でＢＵＳＹ信号、１０８がハイレベ
ルになる。その後、１４０番地のＷＯＫ命令が実行され
ると、ＷＯＫ検出信号１１０がハイレベルになり、ＷＣ
Ａ命令が命令ＲＡＭＩに書込まれる。この場合の書込み
先アドレスを１４２番地とするようにシリアルデータ線
１０５に転送するデータの内容をあらかじめ決めておく
。ＷＯＫ検出信号１１０がハイレベルになってから、次
に外部Ｆｓ−Ｒ８Ｔ信号１１９上にパルスが乗るまでＳ
Ｒフリップフロップ１１がセット状態になるため、命令
ＲＡＭＩにＷＣＡ命令を書込み中も、命令デコーダ６の
出力が変化することはない。
以下同様にＷＣ命令、ＷＣＡ命令、ＷＣ命令・・・・・
・ＷＲＱ命令を命令ＲＡＭＩへ書くことができる。書込
み終了後の命令ＲＡＭＩの内容を第４図に示す。
・ＷＲＱ命令を命令ＲＡＭＩへ書くことができる。書込
み終了後の命令ＲＡＭＩの内容を第４図に示す。
ＷＲＱ命令が命令ＲＡＭＩに書込まれる時ＳＲフリップ
フロップ１２がセットされ、信号１２４が四−レベルに
なっている。この状態で外部Ｆｓ−Ｒ８Ｔ信号１１９上
にパルスが入力されると、命令ＲＡＭＩ上の命令はＯ番
地から順次実行されるが、１４１％地のＨＡＬＴ命令を
デコードした結果出力されるＨＡＬＴ信号線１２２は信
号１２４がローレベルのためマスクされ、ＳＲフリップ
フロップ１１がセットされずに、１４２番地以降のＷＣ
Ａ、ＷＣ命令も実行されることになる。１４２番地から
１７５番地までの命令を実行することにより係数ＲＡＭ
５上の１７ワードの係数が書替えられる。その後１７６
番地のＷＲＱ命令がデコ−ドされると、ＷＲＱデコード
信号線１２１上にパルス信号が出力され、ＳＲフリップ
フロップ１２がリセットされ、信号１２４がハイレベル
になると共にＳＲフリップフロップ１１がセットされ、
ＰＯ２のインクリメント動作が禁止される。
フロップ１２がセットされ、信号１２４が四−レベルに
なっている。この状態で外部Ｆｓ−Ｒ８Ｔ信号１１９上
にパルスが入力されると、命令ＲＡＭＩ上の命令はＯ番
地から順次実行されるが、１４１％地のＨＡＬＴ命令を
デコードした結果出力されるＨＡＬＴ信号線１２２は信
号１２４がローレベルのためマスクされ、ＳＲフリップ
フロップ１１がセットされずに、１４２番地以降のＷＣ
Ａ、ＷＣ命令も実行されることになる。１４２番地から
１７５番地までの命令を実行することにより係数ＲＡＭ
５上の１７ワードの係数が書替えられる。その後１７６
番地のＷＲＱ命令がデコ−ドされると、ＷＲＱデコード
信号線１２１上にパルス信号が出力され、ＳＲフリップ
フロップ１２がリセットされ、信号１２４がハイレベル
になると共にＳＲフリップフロップ１１がセットされ、
ＰＯ２のインクリメント動作が禁止される。
以上説明したように、積和演算処理時間のあい間に係数
ＲＡＭの内容を書替えることができる。
ＲＡＭの内容を書替えることができる。
係数ＲＡＭの書替えにより積和演算処理が中断されるこ
とはない。また、係数ＲＡＭを積和演算で参照する係数
のワード数より大きな容量とする必要もない。
とはない。また、係数ＲＡＭを積和演算で参照する係数
のワード数より大きな容量とする必要もない。
一般にオーディオ信号処理のフィルタ演算を実現するた
めの積和演算処理においてフィルタ１個あたり係数は複
数個用いられるため、フィルタの特性を変更する際には
複数個の係数を瞬時に書替えなければ所定外の過渡的な
フィルタが形成されてしまうが、本実施例では１周期分
の積和演算終了後、次の周期の積和演算開始前に複数個
の係数を書替えることができるため、所定外の過渡的な
フィルタが形成されてしまうことはない。
めの積和演算処理においてフィルタ１個あたり係数は複
数個用いられるため、フィルタの特性を変更する際には
複数個の係数を瞬時に書替えなければ所定外の過渡的な
フィルタが形成されてしまうが、本実施例では１周期分
の積和演算終了後、次の周期の積和演算開始前に複数個
の係数を書替えることができるため、所定外の過渡的な
フィルタが形成されてしまうことはない。
本実施例において、ＲＡＭの容量、バス幅、レジスタの
サイズ等は他の適切な構成によっても実現できることは
言うまでもない。
サイズ等は他の適切な構成によっても実現できることは
言うまでもない。
第５図は本発明の他の実施例のシステム構成図である。
なお、本実施例１と同様の動作を行うものについては同
一の番号を付し、その説明を省略する。
一の番号を付し、その説明を省略する。
第５図において、２ビット信号線１５０はアドレスカウ
ンタ１０のインクリント動作またはデクリメント動作を
指示する信号で、信号線１５０の値が（１，０）時はア
ドレスカウンタ１０の内容は＋１され、信号線１５０の
内容が（０，１）の時はアドレスカウンタ１０の内容は
−１される。
ンタ１０のインクリント動作またはデクリメント動作を
指示する信号で、信号線１５０の値が（１，０）時はア
ドレスカウンタ１０の内容は＋１され、信号線１５０の
内容が（０，１）の時はアドレスカウンタ１０の内容は
−１される。
本実施例では第１表に示した命令に加えて第２表に示し
た命令も実行可能である。
た命令も実行可能である。
ＷＣＩＮＣ命令をデコードすると２ビット信号１５１の
内容が（１，０）となり、ＷＣＤＥＣ命令をデコードす
ると信号１５１の内容が（０゜１）となる。信号１５０
はデイレ−回路５０により信号１５１を遅延させた信号
となる。信号１５０の内容は次のインストランクジョン
サイクルが始まる前に有効となる。本実施例において、
係数ＲＡＭ５の内容をフィルタ処理のあい間に変更する
プログラム例を第６図に示す。
内容が（１，０）となり、ＷＣＤＥＣ命令をデコードす
ると信号１５１の内容が（０゜１）となる。信号１５０
はデイレ−回路５０により信号１５１を遅延させた信号
となる。信号１５０の内容は次のインストランクジョン
サイクルが始まる前に有効となる。本実施例において、
係数ＲＡＭ５の内容をフィルタ処理のあい間に変更する
プログラム例を第６図に示す。
第２表
第６図に示したプログラムでは１４３番地から１６９番
地までの命令によって２７ワードの係数データを書替え
ることが可能となる。
地までの命令によって２７ワードの係数データを書替え
ることが可能となる。
本実施例では前述の実施例に比べて命令ＲＡＭ１上の同
一の空領域（積和演算処理プログラムが占める領域を除
いた領域）を利用して約２倍の係数データを書替えるプ
ログラムを書くことができる。
一の空領域（積和演算処理プログラムが占める領域を除
いた領域）を利用して約２倍の係数データを書替えるプ
ログラムを書くことができる。
以上説明したように、本発明によれば、係数を格納する
メモリの容量を実際の積和等の演算に用いる係数の個数
に等しい容量とした上で一定周期毎に繰返される積和演
算処理等を中断することなく係数メモリの内容を書替え
ることができる。
メモリの容量を実際の積和等の演算に用いる係数の個数
に等しい容量とした上で一定周期毎に繰返される積和演
算処理等を中断することなく係数メモリの内容を書替え
ることができる。
更に本発明はこの係数の書替えにおいて、１周期分の積
和演算処理終了後法の周期の積和演算処理が開始される
前に複数個の係数を書替えることができるため、オーデ
ィオ信号処理において所定外の過渡的なフィルタが形成
されてしまうので防ぐことができる。また、係数メモリ
書替えのためのデータは積和演算処理の周期時間内に転
送する必要がないため、ホストシステムの負担が大幅に
軽減される。
和演算処理終了後法の周期の積和演算処理が開始される
前に複数個の係数を書替えることができるため、オーデ
ィオ信号処理において所定外の過渡的なフィルタが形成
されてしまうので防ぐことができる。また、係数メモリ
書替えのためのデータは積和演算処理の周期時間内に転
送する必要がないため、ホストシステムの負担が大幅に
軽減される。
これら本発明によって生じた特有の効果によりフィルタ
処理を中断することなくフィルタの特性を変更すること
ができるシステムをフィルタの係数メモリ容量の冗長に
持つことなく実現することができる。すなわち、システ
ムをＬｓｉチップ上に集積する際のチップ面積の増大を
防ぎ、コストの低下１歩留り率の向上に寄与するシステ
ムを提供することができる。
処理を中断することなくフィルタの特性を変更すること
ができるシステムをフィルタの係数メモリ容量の冗長に
持つことなく実現することができる。すなわち、システ
ムをＬｓｉチップ上に集積する際のチップ面積の増大を
防ぎ、コストの低下１歩留り率の向上に寄与するシステ
ムを提供することができる。
号、１２２・・・・・・ＨＡＬＴ信号、１２３・・・・
・・ＨＡＬＴ指示信号、１１９・・・・・・外部Ｆｓ−
Ｒ３Ｔ信号、１２０・・・・・・８ＭＨｚクロック信号
。
・・ＨＡＬＴ指示信号、１１９・・・・・・外部Ｆｓ−
Ｒ３Ｔ信号、１２０・・・・・・８ＭＨｚクロック信号
。
Claims (1)
- 命令メモリと、データメモリと、第１および第２の命
令デコーダと、命令バッファと、プログラムカウンタと
、アドレスカウンタと、第１および第２のセットリセッ
ト回路と、パルス入力回路とを有し、前記命令バッファ
の出力は前記命令メモリ、前記プログラムカウンタおよ
び第１の命令デコーダに入力され、前記命令メモリの出
力は第２の命令デコーダ、前記データメモリおよび前記
アドレスカウンタに入力され、前記プログラムカウンタ
の出力は前記命令メモリに入力され、前記アドレスカウ
ンタの出力は前記データメモリに入力され、前記第２の
命令デコーダの出力は、前記データメモリ、前記アドレ
スカウンタ、第１のセットリセット回路、第２のセット
リセット回路、前記命令メモリ、前記プログラムカウン
タおよび前記第１の命令デコーダに入力され、第１の命
令デコーダの出力は第１のセットリセット回路に入力さ
れ、第１のセットリセット回路の出力は第２セットリセ
ット回路に入力され、第２のセットリセット回路の出力
は前記プログラムカウンタに入力され、前記パルス入力
回路の出力は前記プログラムカウンタおよび第２のセッ
トリセット回路に入力されることを特徴とするマイクロ
コンピュータ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63201226A JPH0770961B2 (ja) | 1988-08-12 | 1988-08-12 | マイクロコンピュータ |
| US07/393,347 US5129094A (en) | 1988-08-12 | 1989-08-14 | Microcomputer signal processor having first and second circuitry to control timing of instruction and data memory access |
| EP89115012A EP0354590B1 (en) | 1988-08-12 | 1989-08-14 | Instruction buffer for a microcomputer |
| DE68927902T DE68927902T2 (de) | 1988-08-12 | 1989-08-14 | Befehlspufferspeicher für einen Mikrocomputer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63201226A JPH0770961B2 (ja) | 1988-08-12 | 1988-08-12 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0250611A true JPH0250611A (ja) | 1990-02-20 |
| JPH0770961B2 JPH0770961B2 (ja) | 1995-07-31 |
Family
ID=16437424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63201226A Expired - Fee Related JPH0770961B2 (ja) | 1988-08-12 | 1988-08-12 | マイクロコンピュータ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5129094A (ja) |
| EP (1) | EP0354590B1 (ja) |
| JP (1) | JPH0770961B2 (ja) |
| DE (1) | DE68927902T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5237667A (en) * | 1987-06-05 | 1993-08-17 | Mitsubishi Denki Kabushiki Kaisha | Digital signal processor system having host processor for writing instructions into internal processor memory |
| JPH0770961B2 (ja) | 1988-08-12 | 1995-07-31 | 日本電気株式会社 | マイクロコンピュータ |
| JP3005987B2 (ja) * | 1989-02-28 | 2000-02-07 | ソニー株式会社 | デジタル信号処理装置 |
| JP3194193B2 (ja) * | 1990-10-31 | 2001-07-30 | カシオ計算機株式会社 | 信号処理装置 |
| JPH05167395A (ja) * | 1991-12-18 | 1993-07-02 | Pioneer Video Corp | ディジタル信号プロセッサの係数データ変更処理方式 |
| JP2748822B2 (ja) * | 1993-07-05 | 1998-05-13 | 日本電気株式会社 | 情報処理装置 |
| JP2845115B2 (ja) * | 1993-12-29 | 1999-01-13 | ヤマハ株式会社 | デジタル信号処理回路 |
| JP2924643B2 (ja) * | 1994-05-19 | 1999-07-26 | ヤマハ株式会社 | ディジタル信号処理方法及び装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3771138A (en) * | 1971-08-31 | 1973-11-06 | Ibm | Apparatus and method for serializing instructions from two independent instruction streams |
| JPS5849881B2 (ja) * | 1975-12-05 | 1983-11-07 | 株式会社日立製作所 | デ−タシヨリソウチ |
| CA1127315A (en) * | 1978-10-27 | 1982-07-06 | Shigeyuki Unagami | Digital signal processing system with overlap processings |
| JPS5621240A (en) * | 1979-07-27 | 1981-02-27 | Hitachi Ltd | Information processor |
| JPS58144272A (ja) * | 1982-02-19 | 1983-08-27 | Sony Corp | デイジタル信号処理装置 |
| JP2675779B2 (ja) * | 1987-01-12 | 1997-11-12 | 沖電気工業株式会社 | 命令解読装置 |
| JPH0770961B2 (ja) | 1988-08-12 | 1995-07-31 | 日本電気株式会社 | マイクロコンピュータ |
-
1988
- 1988-08-12 JP JP63201226A patent/JPH0770961B2/ja not_active Expired - Fee Related
-
1989
- 1989-08-14 US US07/393,347 patent/US5129094A/en not_active Expired - Fee Related
- 1989-08-14 DE DE68927902T patent/DE68927902T2/de not_active Expired - Fee Related
- 1989-08-14 EP EP89115012A patent/EP0354590B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0354590A2 (en) | 1990-02-14 |
| DE68927902T2 (de) | 1997-10-16 |
| EP0354590B1 (en) | 1997-03-26 |
| US5129094A (en) | 1992-07-07 |
| JPH0770961B2 (ja) | 1995-07-31 |
| EP0354590A3 (en) | 1992-08-05 |
| DE68927902D1 (de) | 1997-04-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |