JPH02140805A - シーケンスコントローラ - Google Patents
シーケンスコントローラInfo
- Publication number
- JPH02140805A JPH02140805A JP63293511A JP29351188A JPH02140805A JP H02140805 A JPH02140805 A JP H02140805A JP 63293511 A JP63293511 A JP 63293511A JP 29351188 A JP29351188 A JP 29351188A JP H02140805 A JPH02140805 A JP H02140805A
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- Japan
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- data
- memory
- bit
- edge
- reference clock
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、１ビットＱｐｕとマルチビットマイコンとを
組合せてなるシーケンスコントローラに関する。
組合せてなるシーケンスコントローラに関する。
（従来の技術）
一般に、１ビットｃｐｕにより構成したシーケンスコン
トローラ（以下、単にコントローラという）は、基本命
令を１ステツプで処理可能であるが、演算命令やエツジ
命令のように記憶を伴う判断処理は困難である。一方、
マルチビットマイコン（以下、Ｍ・マイコンと略す）に
より構成したコントローラは、シーケンス命令を実行す
る１ステツプが、前記１ビットＱｐｕの場合の数倍の処
理時間がかかり、そのため、近時は上記両者を組合せて
両方の長所をもつコントローラが提案されている。
トローラ（以下、単にコントローラという）は、基本命
令を１ステツプで処理可能であるが、演算命令やエツジ
命令のように記憶を伴う判断処理は困難である。一方、
マルチビットマイコン（以下、Ｍ・マイコンと略す）に
より構成したコントローラは、シーケンス命令を実行す
る１ステツプが、前記１ビットＱｐｕの場合の数倍の処
理時間がかかり、そのため、近時は上記両者を組合せて
両方の長所をもつコントローラが提案されている。
第５図は、そのようなコントローラの従来例を示す構成
図で、１ビットａｐｕｌの入力部と８ビットマイコン２
のデータバス３との間に、１ワード８ビットのＩ／Ｏメ
モリ４を設けて、プログラムメモリ５に格納されている
シーケンスプログラムをクロックジェネレータ６の基準
クロックに同期して読み出させ、そのシーケンス命令を
順次解読する。
図で、１ビットａｐｕｌの入力部と８ビットマイコン２
のデータバス３との間に、１ワード８ビットのＩ／Ｏメ
モリ４を設けて、プログラムメモリ５に格納されている
シーケンスプログラムをクロックジェネレータ６の基準
クロックに同期して読み出させ、そのシーケンス命令を
順次解読する。
それにより、入力関連の基本命令は、第６図に示したよ
うに、１ビットｃｐｕｌがｌ／Ｏ７がらデータを読込み
処理すると同時に、Ｉ／Ｏメモリ４のデータを更新し、
また、出方関連の基本命令は、第７図のようにｌ／Ｏ７
にデータを出方するとともに、Ｉ／Ｏメモリ４のデータ
を更新し、さらに、シーケンス命令が演算処理やエツジ
命令のような記憶を伴う判断処理をする応用命令は、第
８図のようにｌ／Ｏ７やＩ／Ｏメモリ４に対する制御権
が１ビットｃｐｕｌから８ビットマイコン２に移り、そ
れにより、入力関連の応用命令は、８ビットマイコン２
がｌ／Ｏ７からデータの読込み処理とＩ／Ｏメモリ４の
データの更新をする。
うに、１ビットｃｐｕｌがｌ／Ｏ７がらデータを読込み
処理すると同時に、Ｉ／Ｏメモリ４のデータを更新し、
また、出方関連の基本命令は、第７図のようにｌ／Ｏ７
にデータを出方するとともに、Ｉ／Ｏメモリ４のデータ
を更新し、さらに、シーケンス命令が演算処理やエツジ
命令のような記憶を伴う判断処理をする応用命令は、第
８図のようにｌ／Ｏ７やＩ／Ｏメモリ４に対する制御権
が１ビットｃｐｕｌから８ビットマイコン２に移り、そ
れにより、入力関連の応用命令は、８ビットマイコン２
がｌ／Ｏ７からデータの読込み処理とＩ／Ｏメモリ４の
データの更新をする。
その際、８ビットマイコン２は、命令処理とＩ／Ｏメモ
リ４の読出しや記憶処理のために、数ステップから数十
ステップの処理を行うことになる。
リ４の読出しや記憶処理のために、数ステップから数十
ステップの処理を行うことになる。
（発明が解決しようとする課題）
そのため、従来はシーケンス応用命令の実行は、１ビッ
トｃｐｕｌから８ビットマイコン２へ制御権を移すステ
ップと、８ビットマイコン２がシーケンス命令を処理す
るステップと、およびＩ／Ｏメモリ４のデータを読み出
し、更新するステップのための処理時間は、１ビットｃ
ｐｕｌが１ステツプで処理するのに比較して数倍の処理
時間がかかる欠点があった。
トｃｐｕｌから８ビットマイコン２へ制御権を移すステ
ップと、８ビットマイコン２がシーケンス命令を処理す
るステップと、およびＩ／Ｏメモリ４のデータを読み出
し、更新するステップのための処理時間は、１ビットｃ
ｐｕｌが１ステツプで処理するのに比較して数倍の処理
時間がかかる欠点があった。
本発明は、上記の欠点を排除したコントローラの提供を
目的とする６ （課題を解決するための手段） 本発明は上記の目的を、１ビットｃｐｕとＭ・マイコン
とを組合せたコントローラにおいて、１ビットＱｐｕの
入力部とマイコンのデータバス上に、Ｉ／Ｏ状態を記憶
するＩ／Ｏメモリと、そのＩ／Ｏメモリからの出力デー
タのビット指定とラッチを行うメモリデータ・ビットセ
レクタと、■／Ｏからのデータのビット指定を行うＩ／
Ｏデータビットセレクタと、その出力データと前記メモ
リデータ・ビットセレクタの出方データとにより。
目的とする６ （課題を解決するための手段） 本発明は上記の目的を、１ビットｃｐｕとＭ・マイコン
とを組合せたコントローラにおいて、１ビットＱｐｕの
入力部とマイコンのデータバス上に、Ｉ／Ｏ状態を記憶
するＩ／Ｏメモリと、そのＩ／Ｏメモリからの出力デー
タのビット指定とラッチを行うメモリデータ・ビットセ
レクタと、■／Ｏからのデータのビット指定を行うＩ／
Ｏデータビットセレクタと、その出力データと前記メモ
リデータ・ビットセレクタの出方データとにより。
エツジ判定を行う論理素子を設け、基準クロックの立上
がりでシーケンスエツジ命令コードで指定されたアドレ
スのＩ／Ｏデータの読出しと、工／Ｏメモリの前記所定
アドレスに対応するアドレスのデータを読み出し、基準
クロックの立下がりで前記ラッチされたＩ／Ｏメモリの
データと前記Ｉ／Ｏデータとのエツジ判定を上記論理素
子により行わせ、次の基準クロックの立上がりで前記判
定結果を１ビットＱｐｕのりザルトレジスタに書き込む
と同時に、Ｉ／Ｏメモリのデータを更新する構成により
達成する。
がりでシーケンスエツジ命令コードで指定されたアドレ
スのＩ／Ｏデータの読出しと、工／Ｏメモリの前記所定
アドレスに対応するアドレスのデータを読み出し、基準
クロックの立下がりで前記ラッチされたＩ／Ｏメモリの
データと前記Ｉ／Ｏデータとのエツジ判定を上記論理素
子により行わせ、次の基準クロックの立上がりで前記判
定結果を１ビットＱｐｕのりザルトレジスタに書き込む
と同時に、Ｉ／Ｏメモリのデータを更新する構成により
達成する。
（作 用）
以上のように構成する本発明によれば、シーケンス応用
命令が判断処理であるシーケンスエツジ命令の場合、１
ビットｃｐｕはＭ・マイコンに制御権を移すことなく、
基準クロックの立上がりで命令解読とデータ入力とを、
また、基準クロックの立下がりで判断結果をリザルトレ
ジスタに格納するとともに、Ｉ／Ｏメモリのデータの更
新を行うから、シーケンスエツジ命令を１ビットｃｐｕ
が１ステツプで行う処理が可能になる。
命令が判断処理であるシーケンスエツジ命令の場合、１
ビットｃｐｕはＭ・マイコンに制御権を移すことなく、
基準クロックの立上がりで命令解読とデータ入力とを、
また、基準クロックの立下がりで判断結果をリザルトレ
ジスタに格納するとともに、Ｉ／Ｏメモリのデータの更
新を行うから、シーケンスエツジ命令を１ビットｃｐｕ
が１ステツプで行う処理が可能になる。
（実施例）
第１図は本発明の一実施例のコントローラの構成を示し
、前回までと同じ符号は、同じまたは同一機能のものを
指している。
、前回までと同じ符号は、同じまたは同一機能のものを
指している。
１ビットｃｐｕｌの入力部と８ビットマイコン２との間
には、命令コードが格納されたプログラムメモリ５によ
ってアドレスが指定された、工／Ｏ７から入力される８
ビットデータのビット指定を行うＩ／Ｏビットセレクタ
８と、ｌ／Ｏ７の状態を記憶しているＩ／Ｏメモリ４と
、これから出力される前記所定アドレスに対応するアド
レスの８ビットのビット指定とラッチを行うメモリデー
タ・ビットセレクタ９と、これらのＩ／Ｏビットセレク
タ８．メモリデータ・ビットセレクタ９の出力を比較す
る論理素子／Ｏと、前記命令コードによって論理素子／
Ｏを選択するロジックセレクタ１１とを設けている。
には、命令コードが格納されたプログラムメモリ５によ
ってアドレスが指定された、工／Ｏ７から入力される８
ビットデータのビット指定を行うＩ／Ｏビットセレクタ
８と、ｌ／Ｏ７の状態を記憶しているＩ／Ｏメモリ４と
、これから出力される前記所定アドレスに対応するアド
レスの８ビットのビット指定とラッチを行うメモリデー
タ・ビットセレクタ９と、これらのＩ／Ｏビットセレク
タ８．メモリデータ・ビットセレクタ９の出力を比較す
る論理素子／Ｏと、前記命令コードによって論理素子／
Ｏを選択するロジックセレクタ１１とを設けている。
前記１ビットｃｐｕｌと８ビットマイコン２のクロック
ジェネレータ６からの基準クロックにより、タイミング
コントローラ１３は、前記Ｉ／Ｏメモリ４のリード／ラ
イトの制御と、１ビットｃｐｕ１の内部のりザルトレジ
スタ１２へ書込みパルスを供給する。
ジェネレータ６からの基準クロックにより、タイミング
コントローラ１３は、前記Ｉ／Ｏメモリ４のリード／ラ
イトの制御と、１ビットｃｐｕ１の内部のりザルトレジ
スタ１２へ書込みパルスを供給する。
第２図はシーケンスプログラムコード、第３図は動作の
タイミングチャートであり、以下、これを参照して説明
する。
タイミングチャートであり、以下、これを参照して説明
する。
初めに、クロックジェネレータ６の基準クロックの立上
がりで〔第３図（ａ））、第２図のようなプログラムメ
モリ５を読み出し〔同図（ｂ）〕、その命令コードａが
、例えばロード立上がりエツジ命令すであるとき、第１
図のロジックセレクタ１１により論理素子／Ｏの立上が
り素子１４を選択するとともに、上記命令コードａで指
定されたアドレスをもつｌ／Ｏ７のデータの選択と〔同
図（Ｑ）、（ｄ））、同じく命令コードａで指定された
ビットをＩ／Ｏビットセレクタ８とメモリデータ・ビッ
トセレクタ９とにより選択しく同図（、））、ラッチす
る。
がりで〔第３図（ａ））、第２図のようなプログラムメ
モリ５を読み出し〔同図（ｂ）〕、その命令コードａが
、例えばロード立上がりエツジ命令すであるとき、第１
図のロジックセレクタ１１により論理素子／Ｏの立上が
り素子１４を選択するとともに、上記命令コードａで指
定されたアドレスをもつｌ／Ｏ７のデータの選択と〔同
図（Ｑ）、（ｄ））、同じく命令コードａで指定された
ビットをＩ／Ｏビットセレクタ８とメモリデータ・ビッ
トセレクタ９とにより選択しく同図（、））、ラッチす
る。
ｌ／Ｏ７からのデータ信号は、Ｉ／Ｏビットセレクタ８
を介してアドレスビットデータとして前記立上がり素子
１４のａ端子に入力される。
を介してアドレスビットデータとして前記立上がり素子
１４のａ端子に入力される。
一方、タイミングコントローラ１３からの信号の同期し
た〔同図（ｆ））Ｉ／Ｏメモリ４からのデータ信号〔同
図（ｈ）〕は、メモリデータ・ビットセレクタ９により
ラッチされて〔同図（ｊ）〕、１ビットデータとして前
記立上がり素子１４のｂ端子に入力される。なお、Ｉ／
Ｏデータの立上がりとは、第４図に示すようにデータが
Ｏから１に変化することをいい、前記立上がり素子１４
のｂ端子がＯで、ａ端子が１のとき、その出力端子Ｃに
は１が出力される【同図（ｊ）〕。この出力はクロック
ジェネレータ６からの基準クロックの立下がりで〔同図
（ａ）〕、１ビットｃｐｕｌのりザルトレジスタ１２に
書き込まれる〔同図（ｋ））。
た〔同図（ｆ））Ｉ／Ｏメモリ４からのデータ信号〔同
図（ｈ）〕は、メモリデータ・ビットセレクタ９により
ラッチされて〔同図（ｊ）〕、１ビットデータとして前
記立上がり素子１４のｂ端子に入力される。なお、Ｉ／
Ｏデータの立上がりとは、第４図に示すようにデータが
Ｏから１に変化することをいい、前記立上がり素子１４
のｂ端子がＯで、ａ端子が１のとき、その出力端子Ｃに
は１が出力される【同図（ｊ）〕。この出力はクロック
ジェネレータ６からの基準クロックの立下がりで〔同図
（ａ）〕、１ビットｃｐｕｌのりザルトレジスタ１２に
書き込まれる〔同図（ｋ））。
この時、ｌ／Ｏ７からのデータはメモリ用バッファ１６
を介してＩ／Ｏメモリ４に入力されタイミングコントロ
ーラ１３からの信号に同期して、前記基準クロックの立
下がりでＩ／Ｏメモリ４に書き込まれる〔第３図（ｇ）
）。
を介してＩ／Ｏメモリ４に入力されタイミングコントロ
ーラ１３からの信号に同期して、前記基準クロックの立
下がりでＩ／Ｏメモリ４に書き込まれる〔第３図（ｇ）
）。
本発明は以上のようにして、第３図に示したように基準
クロックａの立下がりでｌ／Ｏ７とＩ／Ｏメモリ４から
のデータで立上がり判断を行い。
クロックａの立下がりでｌ／Ｏ７とＩ／Ｏメモリ４から
のデータで立上がり判断を行い。
基準クロックの立下がりで判断結果のりザルトレジスタ
１２への書込みとｌ／Ｏ７のデータのＩ／Ｏメモリ４へ
の格納を行うから、シーケンスエツジ命令をＭ・マイコ
ンに制御権を移すことなく、１ビットｃｐｕｌがシーケ
ンス基本命令を処理すると同じく、１ステツプで処理可
能になる。
１２への書込みとｌ／Ｏ７のデータのＩ／Ｏメモリ４へ
の格納を行うから、シーケンスエツジ命令をＭ・マイコ
ンに制御権を移すことなく、１ビットｃｐｕｌがシーケ
ンス基本命令を処理すると同じく、１ステツプで処理可
能になる。
（発明の効果）
以上詳細に説明して明らかなように、本発明は、シーケ
ンス応用命令が記憶を伴う判断処理であるシーケンスエ
ツジ命令の場合、１ビットＱｐｕはＭ・マイコンへ制御
権を移すことなく、基準クロックの立上がりで命令解読
とデータ入力を行い。
ンス応用命令が記憶を伴う判断処理であるシーケンスエ
ツジ命令の場合、１ビットＱｐｕはＭ・マイコンへ制御
権を移すことなく、基準クロックの立上がりで命令解読
とデータ入力を行い。
基準クロックの立下がりで判定結果をリザルトレジスタ
に格納するとともに、Ｉ／Ｏメモリのデータ更新を行う
から、シーケンスエツジ命令を１ビットｃｐｕｌステツ
プで処理可能になる。
に格納するとともに、Ｉ／Ｏメモリのデータ更新を行う
から、シーケンスエツジ命令を１ビットｃｐｕｌステツ
プで処理可能になる。
第１図は本発明の一実施例の回路ブロック図、第２図は
同じくシーケンスプログラムコードの図、第３図はタイ
ミングチャート、第４図は本発明要部の論理素子と真偽
値衣、第５図は従来例の回路ブロック図、第６図は同じ
く入力関連の基本命令処理図、第７図は同じく出力関連
の基本命令処理図、第８図は従来例の応用命令処理図で
ある。 １・・・１ビットＱｐｕ、 ２・・・８ビットマイコ
ン、 ３・・・データバス、 ４・・・Ｉ／Ｏメモリ
、 ５・・・プログラムメモリ、 ６・・・クロッ
クジェネレータ、 ７・・・Ｉ 、／ Ｏｌ ８・・・
Ｉ／Ｏビットセレクタ、 ９・・・メモリデータ・ビ
ットセレクタ、 ／Ｏ・・・論理素子、１１・・・ロジ
ックセレクタ、 １２・・・リザルトレジスタ、 １３
・・・タイミングコントローラ、ｌ４・・・立上がり素
子、 １５・・・立下がり素子。 １６・・・メモリ用バッファ。
同じくシーケンスプログラムコードの図、第３図はタイ
ミングチャート、第４図は本発明要部の論理素子と真偽
値衣、第５図は従来例の回路ブロック図、第６図は同じ
く入力関連の基本命令処理図、第７図は同じく出力関連
の基本命令処理図、第８図は従来例の応用命令処理図で
ある。 １・・・１ビットＱｐｕ、 ２・・・８ビットマイコ
ン、 ３・・・データバス、 ４・・・Ｉ／Ｏメモリ
、 ５・・・プログラムメモリ、 ６・・・クロッ
クジェネレータ、 ７・・・Ｉ 、／ Ｏｌ ８・・・
Ｉ／Ｏビットセレクタ、 ９・・・メモリデータ・ビ
ットセレクタ、 ／Ｏ・・・論理素子、１１・・・ロジ
ックセレクタ、 １２・・・リザルトレジスタ、 １３
・・・タイミングコントローラ、ｌ４・・・立上がり素
子、 １５・・・立下がり素子。 １６・・・メモリ用バッファ。
Claims (1)
- １ビットｃｐｕとマルチビットマイコンとを組合せたシ
ーケンスコントローラにおいて、１ビットｃｐｕの入力
部とマイコンのデータバス上に、Ｉ／Ｏ状態を記憶する
Ｉ／Ｏメモリと、そのＩ／Ｏメモリからの出力データの
ビット指定とラッチを行うメモリデータ・ビットセレク
タと、Ｉ／Ｏからのデータのビット指定を行うＩ／Ｏデ
ータビットセレクタと、その出力データと前記メモリデ
ータ・ビットセレクタの出力データとにより、エッジ判
定を行う論理素子を設け、基準クロックの立上がりでシ
ーケンスエッジ命令コードで指定されたアドレスのＩ／
Ｏデータの読出しと、Ｉ／Ｏメモリの前記所定アドレス
に対応するアドレスのデータを読み出し、基準クロック
の立下がりで前記ラッチされたＩ／Ｏメモリのデータと
前記Ｉ／Ｏデータとのエッジ判定を上記論理素子により
行わせ、次の基準クロックの立上がりで前記判定結果を
１ビットｃｐｕのリザルトレジスタに書き込むと同時に
、Ｉ／Ｏメモリのデータを更新することを特徴とするシ
ーケンスコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63293511A JPH02140805A (ja) | 1988-11-22 | 1988-11-22 | シーケンスコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63293511A JPH02140805A (ja) | 1988-11-22 | 1988-11-22 | シーケンスコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02140805A true JPH02140805A (ja) | 1990-05-30 |
Family
ID=17795687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63293511A Pending JPH02140805A (ja) | 1988-11-22 | 1988-11-22 | シーケンスコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02140805A (ja) |
-
1988
- 1988-11-22 JP JP63293511A patent/JPH02140805A/ja active Pending
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