JPS61240716A - ディジタルアナログコンバ−タ - Google Patents

ディジタルアナログコンバ−タ

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JPS61240716A
JPS61240716A JP60082930A JP8293085A JPS61240716A JP S61240716 A JPS61240716 A JP S61240716A JP 60082930 A JP60082930 A JP 60082930A JP 8293085 A JP8293085 A JP 8293085A JP S61240716 A JPS61240716 A JP S61240716A
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    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/742—Simultaneous conversion using current sources as quantisation value generators

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  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はディジタルアナログコンバータ（以下ＤＡＣ
と略記する）の改良に関するものである。
〔従来の技術分野〕
第２図は従来のＤＡＣの構成の一例を示す接続図である
。図において（１）は入力端子で、Ｄ２Ｄ１Ｄ。　　で
表わされるディジタル信号が入力する。図に示す例では
入力ディジタル信号はビット数ｎ−３の２進符号でアリ
、シたがって出力アナログ信号は８段階（一般には２　
段階）である例を示す。（２）は入力ディジタル信号の
デコードを行うデコーダ、（３０１）は出力電流をとシ
出す出力端子、（３０２）は（３０１）から出力される
電流と相補的な電流をとり出す出力端子でｊｂ！り、（
３０３）は端子（３０１）に接続される母線で、この明
細書では第１の母線と言い、（３０４）は端子（３０２
）に接続される母線で、この明細書では第２の母線と言
う。（４０１）べ４０７）はバイアス電圧ｖＢＫよりて
バイアスされ、互に同一の単位電流を流す定電流源、（
５０１）〜（５０７）は各定電流源に対応して設けられ
る切換スイッチ、（６０１）〜（６０７）はデコーダ（
２）から出力され、それぞれ対応する切換スイッチ（５
０１）−（５０７）の切換を制御する制御信号が伝送さ
れる制御線、（７）は接地点、（７ｏ）；を接地線、（
７０１）−（７０７）は定電流源（４０１）〜（４０７
）と接地線（７０）との接続ノード、（８）は定電流源
（４０１）〜（４０７）にバイアス電圧を与えるための
端子である。
次に動作について説明する。各定電流源（４０１）〜（
４０７）に流れる単位電流ｔＩｏとすると接地点へは７
Ｉｏの電流が流入するが、端子（３０１）に流れる電流
は切換スイッチ（５０１）〜（５０７）の切換によシ０
　、　Ｉｏ　、　２Ｉｏ、　３Ｉｏ　、　４Ｉｏ　、　
５Ｉｏ　、　６Ｉｏ　ｔ　７Ｉｏの８段階に変化し、こ
れがＤＡＣの出力アナログ量を表すことになる。たとえ
ば入力信号としてＤ２ＤｉＤ０−　（０１１）のビット
が入力されたとして、これに１０進数で数値３を表すの
で切換スイッチ（５０１）〜（５０７）のうち任意の３
個を左にたおし、残）のスイッチは右へたおせば端子（
３０１）に流れる電流は３ＩＯとなる。第２図に示す従
来の装置では図の左端から順に（５０１）、（５０２）
、（５０３）の３個のスイッチが左へたおされ、端子（
３０３）からはａＩｏ　％端子（３０２）からは４Ｉｏ
　（７Ｉｏ−３Ｉｏ　）の電流が流れる。
〔発明が解決しようとする問題点〕
従来のＤＡＣは以上のように構成されているが、接地線
（７０）の抵抗は０ではないので、接地線（７ｏ）上に
電圧降下が生じ、各定電流源に加えられる実際のバイア
ス電圧は定電流源（４０１）において最大で、定電流源
（４０？）において最小となる。
第３図は各定電流源の実際の定電流を示す図で、その平
均値をＩｏとすれば、各定電流源の実際の定電流は一般
にＩｏとは異なる。　したがって、たとえば、第２図に
示すように切換スイッチ（５０１）。
（５０２）、（５０３）だけが左にたおされて定電流源
（４０１）。
（４０２）、（４０３）へ端子（３０１）から電流が流
入する場合、その総和Ｆｉ　３Ｉｏよｐ大きくなシ、一
般的に言えばＤＡＣの直線性が損なわれるという問題点
があり九。
この発明は上記のような問題点を解決するためになされ
たもので、直線性の曳好なりＡＣ’を得ることを目的と
している。
〔問題点を解決するための手段〕
この発明では、定電流源の配列の中心、すなわち定電流
源が接地線に接続される接続ノードに関連し九配列の中
心に対し、対称な配列位置にある定電流源を順次第１の
母線に接続するよう制御した。
〔作用〕
配列の中心から互に対称な配列位置にある２つの定電流
源の電流誤差は第３図に示すとおシはぼ互に打消し合う
関係にあるので、偶数個の切換スイッチが第１の母線に
接続されるときは、互に対称な配列位置にある側対かの
切換スイッチを制御し、奇数個の切換スイッチが第１の
母線に接続されるときは互に対称な配列位置にある対を
構成しない切換スイッチが１個だけ残るように切換スイ
ッチを制御すればＤＡＣの直線性が改善される。
〔実施例〕
以下この発明の実施例を図面について説明する。
第１図はこの発明の一実施例を示す接続図で、第２図と
同一符号は同−又は相当部分を示し、同様に動作するが
、ただデコーダ（２）が出力する制御信号（６０１）〜
（６０７）の出力順序が異なる。
すなわち、定電流源の配列に関し配列の中心位置に対し
対称な配列位置にある定電流源が順次第１の母＠　（３
０３）に接続され又はこの母線（３０３）から切離され
て第２の母線（３０４）に接続されるように制御される
。
第４図は入力ディジタル値が順次増加するとき新たに選
択され第１の母線（３０３）に接続される切換スイッチ
を示し、Ｄ２ＤＩＤＯがｒ　０００　Ｊからｒ００１Ｊ
Ｋ変化するとき切換スイッチ（５０１）が選択されたと
すれば、次にｒ　００１　Ｊからｒ　０１０　Ｊに変化
するとき、配列の中心に対し切換スイッチ（５０１）と
対称の配列位置にある切換スイッチ（５０７）が選択さ
れ、定電流源（４０１）の電流誤差が定電流源（４０７
）の電流誤差によりほぼ相殺され、次にｒ　０１０　Ｊ
からｒ　０１１　Ｊとなりた時、切換スイッチ（５０２
）が選択された（第１図に示す例）とすれば次にｒｏｌ
ｌＪからｒｌｏｏＪとなったときは切換スイッチ（５０
２）と対称な位置にある切換スイッチ（４０６）が選択
される。
入力ディジタル値が漸次減少するときは、上述の逆の順
序で切換スイッチを第２の母線（３０４）に接続するよ
うに制御すればよい。
第４図に示す実施例では、配列の両端から順次配列の中
心に向う順序で切換スイッチを制御し九が、中心から両
端に向う順序で切換スイッチを制御してもよい。この場
合第４図の右コラムは「なしＪ　、　ｒ５０４Ｊ　、　
ｒ５０３Ｊ　、　ｒ５０５Ｊ　−−−の如く変化する。
なお、上記実施例では、定電流源を一次元的に配列した
が、二次元的に配列しても配列の中心に対し対称な配列
位置にある定電流源が順次第１の母線に接続されるよう
に制御すればよい。
第５図はこの発明の他の実施例を示す接続図で、第１図
と同一符号は相当部分を示し、（４００１）〜（４０１
６）は２次元的に配列され比定電流源、（５００１）〜
（５０１６）は切換スイッチ、（６００１）〜（６００
４）及び（６００５）〜（６００８）は２次元的な制御
を行う制御線である。
第６図は第５図の装置において入力ディジタル値（この
例ではＤ３Ｄ２ＤＩＤｏ　　の４ビツトである）が順次
増加する場合、新に選択され第１の母線（３０３）に接
続される定電流源との関係を示す。定電流源（４００１
）と中心対称の位置にあるのは定Ｕ源（４０１６）であ
り、定電流源（４００２）と中心対称の位置にあるのは
定電流源（４０１５）であることから、第５図と第６図
の関係は第１図と第４図の関係によりて容易に理解でき
る所である。
〔発明の効果〕 以上のようにこの発明によれば、定電流源の選択を、配
列の中心に対し対称な配列位置にある定電流源から順次
選択するようにしたので、ＤＡＣの直線性を改善するこ
とができる。
【図面の簡単な説明】
第１図はこの発明の一実施例を示す接続図、第２図は従
来のＤＡＣの一例を示す接続図、第３図は第２図に示す
各定電流装置の電流を示す図、第４図は入力ディジタル
値が順次増加するとき、第１図に示す装置において新た
に選択され第１の母線に接続される切換スイッチを示す
図、第５図はこの発明の他の実施例を示す接続図、第６
図は入力ディジタル値が順次増加するとき、第５図に示
す装置において新たに選択され第１の母線に接続される
定電流源を示す図である。 （１）は入力端子、（２）はデコーダ、（３０３）は第
１の母線、（３０４）は第２の母線、（４０１）〜（４
０７）はそれぞれ定電流源、（５０１）〜（５０７）は
それぞれ切換スイッチ、（６０１）〜（６０７）は制御
線、（７）は接地点、（７０）は接地線、（７０１）〜
（７０７）はそれぞれ接続ノード、（８）はバイアス電
圧端子である。 尚、各図中同一符号は同−又は相当部分を示す。

Claims (1)

  1. 【特許請求の範囲】 同一のバイアス電圧入力端子からバイアス電圧が供給さ
    れ、互に同一の定電流を流すように設計された複数個の
    定電流源の配列と、 この複数個の定電流源の各定電流源からの流出電流が、
    当該定電流源の配列順序に従った順序の位置に流入する
    接地線と、 この接地線の一端が接続され、接地線上の電流が流入す
    る接地点と、 上記各定電流源に対応して設けられ、当該定電流源に流
    入する電流を第１の母線から得るか又は第２の母線から
    得るかの切換を行う各切換スイッチと、 入力ディジタル符号をデコードして上記各切換スイッチ
    に対しそれぞれ切換を制御する信号を出力するデコーダ
    を有するディジタルアナログコンバータにおいて、 上記複数個の定電流源の配列に関し配列の中心に対し対
    称な配列位置にある定電流源が順次上記第１の母線に接
    続されるよう上記デコーダから上記各切換スイッチを制
    御する手段を備えたことを特徴とするディジタルアナロ
    グコンバータ。
JP60082930A 1985-04-17 1985-04-17 ディジタルアナログコンバ−タ Granted JPS61240716A (ja)

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