JPH0250722A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、中央処理装置やマイクロプロセッサもしくは
マイクロコンピュータとインタフェースされるタイマ・
カウンタや入出カプロセッサのようなデータ処理装置に
関し、例えばタイマ・カウンタ機能によってパルス入出
力処理を行うユニバーサル・パルス・プロセッサに適用
して有効な技術に関するものである。

〔従来技術〕

入出カプロセッサやユニバーサル・パルス・プロセッサ
は、複数の汎用レジスタによって構成されるレジスタフ
ァイルやインクリメンタ、デイクリメンタ、コンパレー
タとして共用可能な算術論理演算器を含む実行ユニット
を持ち、制御部の指示に基づいて上記レジスタファイル
に含まれる所要のレジスタをカウンタのためのレジスタ
、キャプチャレジスタ、並びにコンベアレジスタとして
機能させることにより、計数動作、比較動作、及び転送
動作などに汎用利用可能に構成される。特に、ユニバー
サル・パルス・プロセッサは、内部動作を制御するため
のマイクロプログラムを書き換え可能に保持するファン
クションテーブルを持ち、これによりパルス入出力制御
機能の汎用性を高めている。

ところで、このような入出カプロセッサやユニバーサル
・パルス・プロセッサにおいては、そのタイマ・カウン
タ動作の必要上、キャプチャレジスタとして機能される
レジスタに対し、或いはカウンタのためのレジスタ対し
て、外部の中央処理装置やマイクロプロセッサがアクセ
スしなければならない。このとき、内部処理のためにレ
ジスタのデータが算術論理演算器などにデータ転送され
る動作と、キャプチャレジスタなどが外部からアクセス
される動作との競合を回避するための技術は１例えば特
開昭６１−２３７１５０号に記載されている。

この技術によれば、算術論理演算器に所要のレジスタか
らデータを転送したり、演算されたデータを所要のレジ
スタに転送するための内部転送バスと、所要のレジスタ
と外部との間でデータ転送をするためのインタフェース
バスとを別に設け、夫々のデータ転送を相互に重なりの
ない２相りロック信号に同期して行うようにするもので
ある。

これにより、タイマ・カウンタ動作のためのコンベアレ
ジスタが外部の中央処理装置などによって書き換えられ
るときに書き換え不完全な状態でその値がカウンタ動作
に参照されるような誤動作が防止され、また、カウンタ
として利用されるレジスタやキャプチャレジスタが内部
処理により更新されるときに書き換え不完全な状態でそ
の値が外部中央処理装置などによって参照される誤動作
が防止される。

〔発明が解決しようとする課題〕

ところで本発明者は上記した技術を検討したところ、以
下に示すような問題点のあることを見出した。

即ち、計数動作の一環として所要レジスタの値がインク
リメントもしくはディクリメントされた結果に従って書
き換えられるとき、外部マイクロプロセッサなどが同一
レジスタに対してその値を書き換えた場合、その後から
当該レジスタがその演算結果に従って書き換えられると
、マイクロプロセッサによって書き込まれた正規のデー
タが消失して以後の動作に誤りを生ずる虞がある。更に
詳述すれば、タイマ・カウンタ動作では、ノン・オーバ
ラップ２相の一方のクロック信号に同期して所要レジス
タから内部転送バスに読み出されたデータは算術論理演
算器で演算され、その演算結果は当該一方のクロック信
号の次のサイクルに同期して内部転送バスに与えられて
所要レジスタに格納される。このときマイクロプロセッ
サから与えられるデータがインタフェースバスを介して
所要のレジスタに転送されるタイミングは上記一方のク
ロック信号とは半サイクルずれた他方のクロック信号に
同期して行われる。このため、タイマ・カウンタ動作で
所要レジスタから内部転送バスに読み出されたデータが
算術論理演算器で演算されているとき、レジスタファイ
ルに含まれるレジスタは、マイクロプロセッサのデータ
によって書き換え可能になる。したがって、タイマ・カ
ウンタ動作の一環としてその演算結果を蓄えるべきレジ
スタをマイクロプロセッサのデータによって書き換える
必要が生じた場合には、その書き換えが行われた後に当
該タイマ・カウンタ動作で得られたデータによってさら
にその内容が書き換えられてしまう、これによりユニバ
ーサル・パルス・プロセッサのような装置はそのマイク
ロプロセッサによる指示がなかったものとして動作する
ことになり、誤動作を生ずる。

本発明の目的は、レジスタに対する外部からの設定デー
タが内部処理により不所望に消失されることを防止する
ことができるデータ処理装置を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、演算手段による内部演算処理に利用されると
共に、外部から供給されるデータによって書き換え可能
とされる複数個のレジスタが、内部転送バスと、外部と
の間でデータ転送をするためのインタフェースバスとに
結合されたて成る入出カプロセッサもしくはユニバーサ
ル・パルス・プロセッサなどのデータ処理装置において
、所要の内部演算処理結果が内部転送バスを介して所定
のレジスタに転送される前にインタフェースバスを介し
て当該レジスタが書き換えられる状態に応じてそのレジ
スタに対する内部転送バスからのデータ転送を禁止制御
する書き込み禁止制御手段を設けたものである。

上記書き込み禁止制御手段には、内部転送バスからデー
タ転送すべきレジスタを選択するための内部書き込みレ
ジスタ指定信号と、インタフェースバスからデータ転送
すべきレジスタを選択するための外部書き込みレジスタ
指定信号とを供給するようにして、外部書き込みレジス
タ指定信号によって選択されるレジスタと同一のレジス
タに関する内部書き込みレジスタ指定信号の指定イネー
ブルレベルをその外部書き込みレジスタ指定信号の指定
イネーブルレベルに基づいて所定期間指定ディスエーブ
ルレベルに制御して出力する論理回路を含めて構成する
ことができる。

上記内部転送バスを利用したデータ転送サイクルを第１
クロック信号に同期させると共に、インタフェースバス
を利用したデータ転送サイクルを上記第１クロック信号
とは重なりのない第２クロック信号に同期させるとき、
上記論理回路は、外部書き込みレジスタ指定信号の状態
を第１クロック信号に同期される次の内部データ転送サ
イクルの終了まで遅延保持して書き込み禁止信号を形成
する遅延手段もしくはデータラッチ手段と、この遅延手
段もしくはデータラッチ手段から供給される書き込み禁
止信号の禁止指示レベルに呼応して内部書き込みレジス
タ指定信号を指定ディスエーブルレベルに制御するゲー
ト回路とを含んで構成することができる。

〔作　用〕

上記した手段によれば、書き込み禁止制御手段は、外部
の指示に基づいて書き換えられたレジスタの値が、その
直前の内部演算処理結果によって不所望に変化されるこ
とを阻止するように働く。

また、内部書き込みレジスタ指定信号と外部書き込みレ
ジスタ指定信号を利用して上記書き込み禁止の論理を構
成することにより、外部の指示に基づいて選択されるレ
ジスタと内部処理で利用されるレジスタとの一致を改め
て判別する回路を追加したりする必要がなくなり、これ
が上記書き込み禁止制御手段を簡素化するように作用す
る。

そして、内部転送バスとインタフェースバスを利用する
データ転送サイクルを２相りロック信号に同期させて相
互にずらすようにされて成る構成に適用される場合には
、内部処理により書き換えられるレジスタの書き換え不
完全な状態でその値が外部で参照されたり、また、外部
の指示に基づいて書き換えられるレジスタの書き換え不
完全な状態でその値が内部処理に参照される事態が防止
されることはもとより、その書き込み禁止論理に、デー
タ転送サイクルを同期制御するための２相のクロック信
号が利用されることにより、上記書き込み禁止のタイミ
ングを得るに当たりその書き込み禁止制御手段は一層簡
素化され、これにより、内部処理に基づいてデータがや
りとりされると共に外部との間でもデータがやりとりさ
れるレジスタを含むデータ処理装置の信頼性を極めて簡
単な構成によって高めることを達成するものである。

〔実施例〕

第１図には本発明の一実施例であるユニバーサル・パル
ス・プロセッサが示される。同図に示されるユニバーサ
ル・パルス・プロセッサは、特に制限されないが、半導
体集積回路製造技術によってシリコン基板のような１個
の半導体基板に形成される。

このユニバーサル・パルス・プロセッサ１は、代表的に
示されるマイクロプロセッサ２と共にシステムデータバ
ス３とアドレス・コントロールバス４を共有する。

本実施例のユニバーサル・パルス・プロセッサ１は、概
略的にはタイマ・カウンタをプロセッサ構造化したＬＳ
Ｉであり、実行部５、入出力部６゜及び制御部７から成
る。

実行部５は、複数個のレジスタＲＥＧ１〜ＲＥＧｎをフ
ァイル化して成るレジスタファイル１０、インクリメン
タ、デイクリメンタ、コンパレータなどとして共用可能
な算術論理演算器（以下単にＡＬＵとも記す）１１、こ
のＡＬＵＩＩの入力ラッチとされる１対のソースラッチ
１２，１３、上記ＡＬＵＩ　１の出力ラッチとされるデ
ィスティネーションラッチ１４、上記システムデータバ
ス３に対するバッファとされるリードデータバッファ１
５並びにライトデータバッファ１６、インタフェースバ
スＩＢ、２本のリードバスＲＢＩ、ＲＢ２、及びライト
バスＷＢによって構成される。

上記インタフェースバスＩＢは、リードデータバッファ
１５並びにライトデータバッファ１６と上記レジスタフ
ァイル１０を構成するレジスタＲＥＧ工〜ＲＥＧｎとを
結合し、レジスタＲＥＧ１〜ＲＥ　Ｇ　ｎとマイクロプ
ロセッサ２との間でのデータのやりとりに利用される。

リードバスＲＢＩは各レジスタＲＥＧ、〜ＲＥＧｎとソ
ースラッチ１２並びにディスティネーションラッチ１４
とを結合する。他方のリードバスＲＢ２は各レジスタＲ
ＥＧ工〜ＲＥＧｎとソースラッチ１３とを結合する。上
記ライトバスＷＢは各レジスタＲＥＧ１〜ＲＥＧｎとデ
ィスティネーションラッチ１４とを結合する。

この実行部５は、制御部７の指示に基づいてタイマ・カ
ウンタとしての基本動作である計数動作、比較動作、並
びに転送動作を行う。

計数動作は、特に制限されないが、所要レジスタのラッ
チデータをリードバスＲＢＩを介してソースラッチ１２
に保持し、この保持データをＡＬＵｌｌに与える操作と
、入出力部６から与えられるクロックに応じてＡＬＵＩ
Ｉが入力データをインクリメント又はディクリメントし
てその結果をディスティネーションラッチ１４に与える
操作と、ディスティネーションラッチ１４の保持データ
をライトバスＷＢに出力してそのデータを上記所要のレ
ジスタに戻す操作によって行われる。この機能により、
上記所要レジスタはＡＬＵＩＩと共にアップカウンタも
しくはダウンカウンタを実現する。

比較動作は、カウンタとして機能される所要レジスタの
データをリードバスＲＢＩにのせると共に、コンベアレ
ジスタとされる所要レジスタのデータをリードバスＲＢ
２にのせ、それらデータをソースラッチ１２．１３に保
持してＡＬＵＩＩに与える操作と、ＡＬＵＩ　ｌが１対
の入力データの大小判別を行ってその結果を入出力部６
に与える操作とによって行われる。この比較動作におい
てカウンタとして機能されるレジスタに対しては上記計
数動作が行われる。

転送動作は、カウンタとして機能される所要レジスタの
データをリードバスＲＢＩを介してソースラッチ１２に
保持してＡＬＵＩ　１に与える操作と、ＡＬＵＩＩに与
えられたデータをそのままディスティネーションラッチ
１４に保持してこれをライトバスＷＢにのせ、入出力部
６に供給されるキャプチャ信号に応じてキャプチャレジ
スタとして機能される所要レジスタに書き込む操作とに
よって行われる。この転送動作においてカウンタとして
機能されるレジスタに対しては上記計数動作が行われる
。

上記入出力部６は、入力ラッチ群２０と出力ラッチ群２
１により構成され、計数動作のための外部クロック、比
較動作の結果に応する出力信号、転送動作のためのキャ
プチャ信号などの入出力が行われる。尚、入力ラッチ群
２０と出力ラッチ群２１に夫々含まれる図示しないラッ
チ回路には外部入出力端子が個別的に割り当てられてい
る。

制御部７は、上記計数動作、比較動作、並びに転送動作
などによって実現されるタイマ・カウンタ機能のような
パル入出力機能をプログラマブルに制御するものである
。制御部７に含まれるファンクションユニット２３は、
上記計数動作、比較動作、並びに転送動作などのタイマ
・カウンタ機能の内容を指示するための情報（以下単に
機能命令情報とも記す）を例えばマイクロプログラムと
して保持するファンクションテーブル２４を含む。

このファンクションテーブル２４は、特に制限されない
が、ランダム・アクセス・メモリによって構成され、こ
れに格納されるマイクロプログラムはマイクロプロセッ
サ２を介してユーザが自由に記述することができるよう
になっている。

ファンクションテーブル２４に記述される機能命令情報
は、特に制限されないが、ｉ通りとされ、これによって
ファンクションテーブル２４にはｉ通りのタイマ・カウ
ンタ機能が設定されることになるにのようにして設定さ
れるタイマ・カウンタ機能を実行するに当たり、実行部
５に含まれるＡＬＵＩＩやインタフェースバスＩＢ、リ
ードバスＲＢＩ、ＲＢ２、並びにライトバスＷＢなどは
各機能に共用されるため、ｉ通りのタイマ・カウンタ機
能は時分割で実行制御される。即ち、ファンクシミンチ
−プル２４に設定されるｉ通りの機能命令情報は、ポイ
ンタ２５により順次１個づつ読み出され、ｉ通りのタイ
マ・カウンタ機能が順次１個づつ所定の分解能力をもっ
て繰返し実行可能とされる。

尚、個々の機能命令情報のフォーマットは、特に制限さ
れないが、第４図に示されるように、パルス入出力処理
指定部Ｅｆ、レジスタ指定部Ｅｒ、及び入出力ラッチ指
定部Ｅｌより成る。パルス入出力処理指定部Ｅｆにはタ
イマ・カウンタ機能の種類を示すような機能コード、計
数条件、比較条件などが設定される。レジスタ指定部Ｅ
ｒにはカウンタとされるレジスタ番号、コンベアレジス
タとされるレジスタ番号、キャプチャレジスタとされる
レジスタ番号などが設定される。また、入出力ラッチ指
定部Ｅ１には、外部クロックの入出力ラッチ番号、比較
動作などで外部に出力されるべき信号のラッチ番号、キ
ャプチャ信号の入力ラッチ番号などが設定される。

上記ファンクションテーブル２４から読み出される機能
命令情報はデコーダ２７によって解読され、上記レジス
タＲＥＧｉ〜ＲＥＧｎの中がら所要レジスタの書き込み
／読み出し動作を選択指定するためのレジスタ指定信号
２８、ＡＬＵＩＩの動作制御信号２９、及び入力ラッチ
群２ｏや出力ラッチ群２１に含まれるラッチ回路の選択
制御信号３０などが生成される。上記側々のレジスタＲ
ＥＧ、〜ＲＥＧｎのレジスタ指定信号２８は、特に制限
されないが、各レジスタＲＥＧ工〜ＲＥＧｎにおけるリ
ードバスＲＢＩ、ＲＢ２への出力ゲート、ライトバスＷ
Ｂからの入力ゲートに夫々対応される。

ここで、レジスタＲＥＧ１〜ＲＥＧｎは、キャプチャレ
ジスタに対するラッチデータの読み込みさらにはカウン
タやコンベアレジスタに対するデータ設定の必要上、イ
ンタフェースバスＩＢを介してマイクロプロセッサ２と
の間でデータのやりとりが行われる。このときのレジス
タＲＥＧ１〜ＲＥＧｎの選択はマイクロプロセッサ２が
出力するアドレス信号により行われ、このアドレス信号
をアドレスデコーダ３２が解読してレジスタＲＥＧ１〜
ＲＥ　Ｇ　ｎの中から所要レジスタの書き込み／読み出
し動作を選択指定するためのレジスタ指定信号３３を生
成する。このレジスタ指定信号３３は、特に制限されな
いが、各レジスタＲＥＧ１〜ＲＥＧｎにおけるインタフ
ェースバスＩＢとの入出力ゲートに夫々対応される。

本実施例に従えば、上記レジスタＲＥＧ１〜ＲＥ　Ｇ　
ｎのためのレジスタ指定信号２８．３３は、レジスタ選
択タイミング制御回路３５及び書き込み禁止制御回路３
６に供給される。

レジスタ選択タイミング制御回路３５は、内部転送バス
（ＲＢＩ、ＲＢ２．ＷＢ）とインタフェースバスＩＢを
利用するデータ転送サイクルを相互に重なりのない２相
のクロック信号φ１．φ２に同期させて相互にずらすよ
うにするためのレジスタ選択タイミングをデコーダ２７
及びアドレスデコーダ３２の出力指定信号２８．３３に
基づいて形成するものである。

書き込み禁止制御回路３６は、上記ノンオーバラップ２
相クロック信号φ１．φ２に同期した相前後するタイミ
ングでレジスタが内部及び外部からアクセスされる場合
に、マイクロプロセッサ２によって書き換えられたレジ
スタが更に計数動作のような内部動作によって不所望に
書き換えられる虞を解消するため、上記レジスタ選択タ
イミング制御回路３５の前段に設けられる。

以下レジスタ選択タイミング制御回路３５及び書き込み
禁止制御回路３６を詳細に説明する。

ここで先ず、上記ノンオーバラップの２相りロック信号
φ１．φ２は、システムクロック信号５ＣＬＫを受ける
クロックジェネレータ３７が生成し。

ファンクションユニット２３．デコーダ２７、アドレス
デコーダ３２．レジスタ選択タイミング制御回路３５並
びに書き込み禁止制御回路３６など必要な回路ブロック
に同期信号として供給される。

システムクロック信号５ＣＬＫはマイクロプロセッサ２
にも供給され、上記クロック信号φ１．φ２と同様の周
波数を持つ基準動作クロック源とされる。

第２図にはレジスタ選択タイミング制御回路３５及び書
き込み禁止制御回路３６の一例としてレジスタＲＥＧ１
に対応する構成が示される。

レジスタＲＥＧ１〜ＲＥＧｎと内部転送バス（ＲＢＩ、
ＲＢ２．ＷＢ）との間でのデータのやりとりは、特に制
限されないが、クロック信号φ□のハイレベル期間に行
われ、また、レジスタＲＥＧ１〜ＲＥＧｎとインタフェ
ースバスよりとの間でのデータのやりとりは、特に制限
されないが、クロック信号φ２のハイレベル期間に行わ
れるものとする。このとき、上記レジスタ指定信号２８
゜３３は、特に制限されないが、実祭のデータ転送タイ
ミングよりも各クロック信号φ１．φ２の半サイクル前
から１サイクル分だけ必要に応じてアサートされるもの
とする６ 第２図において、Ｐｉｂｒ□はアドレスデコーダ３２か
ら出力されるレジスタ指定信号３３の１つであり、その
ハイレベルにより、レジスタＲＥＧ工からインタフェー
スバスＩＢにデータを与えるためのゲートＧｉｂｒ１を
指定する。Ｐｉｂｗ。

はアドレスデコーダ３２から出力されるレジスタ指定信
号３３の１つであり、そのハイレベルにより、インタフ
ェースバスＩＢからレジスタＲＥＧ１にデータを与える
ためのゲートＧ　ｉ　ｂ　Ｗｔを指定する。Ｐｒｂ１□
はデコーダ２７から出力されるレジスタ指定信号２８の
１つであり、そのハイレベルにより、レジスタＲＥＧ１
からリードバスＲＢ１にデータを与えるためのゲートＧ
ｒｂ１□を指定する。Ｐｗｂ、はデコーダ２７から出力
されるレジスタ指定信号２８の１つであり、そのハイレ
ベルにより、ライトバスＷＢからレジスタＲＥＧ□ヘデ
ータを与えるためのゲートＧｗｂ工を指定する。Ｐｒｂ
ｉ、はデコーダ２７から出力されるレジスタ指定信号２
８の１つであり、そのハイレベルにより、レジスタＲＥ
Ｇ１からリードバスＲＢ２にデータを与えるためのゲー
トＧｒｂ、２を指定する。

上記レジスタ選択タイミング制御回路３５は、第２図に
示されるように１つのレジスタＲＥＧ。

に着目すると、当該レジスタＲＥＧ□のゲートＧｉ　ｂ
　ｒｌを開閉制御するレジスタ選択ストローブ信号５ｉ
ｂｒ工、ゲートＧ　ｉ　ｂ　ｗ□を開閉制御するレジス
タ選択ストローブ信号Ｓｉｂｗ□、ゲートＧｒｂ１１を
開閉制御するレジスタ選択ストローブ信号５ｒｂ１１、
ゲートＧｗｂ１を開閉制御するレジスタ選択ストローブ
信号ＳｗｂいゲートＧｒｂｔａを開閉制御するレジスタ
選択ストローブ信号Ｓｒｂ、□を形成する。上記レジス
タ選択ストローブ信号５ｉｂｒ工は、レジスタ指定信号
Ｐ　ｉ　ｂ　ｒｌとクロック信号φ２とを２人力とする
ナントゲート４０及びこのナントゲート４０の出力を′
反転するインバータ４１によって形成され、上記レジス
タ選択ストローブ信号Ｓｉｂｗ□は、レジスタ指定信号
Ｐｉｂｗｔとクロック信号φ２とを２人力とするナント
ゲート４２及びこのナントゲート４２の出力を反転する
インバータ４３によって形成される。同様にレジスタ選
択ストローブ信号Ｓｒｂ、１は、レジスタ指定信号Ｐｒ
ｂ工、とクロック信号φ、とを２人力とするナントゲー
ト４４とこのナントゲート４４の出力を反転するインバ
ータ４５によって形成され、レジスタ選択ストローブ信
号５ｒｂ１．は、レジスタ指定信号Ｐｒｂ、、とクロッ
ク信号φ１とを２人力とするナントゲート４６とこのナ
ントゲート４６の出力を反転するインバータ４７によっ
て形成される。レジスタ選択ストローブ信号Ｓｗｂ１は
、書き込み禁止制御回路３６によって形成される書き込
み禁止信号ＩＮＨとレジスタ指定信号Ｐｗｂ１とクロッ
ク信号φ□とを３入力とするナントゲート４８及びこの
ナントゲート４８の出力を反転するインバータ４９によ
って形成される。

上記レジスタ選択ストローブ信号５ｉｂｒ□。

Ｓｉｂｗｔｔ　５ｒｂ１１．Ｓｒｂ□２．Ｓｗｂ、は、
夫々そのハイレベルにより対応するゲートＧｉｂｒｔｏ
　Ｇｉ　ｂｗｌ、Ｇｒｂ、１．ＧｒｂＬ、、Ｇｗｂｌを
開くように制御する６レジスタ選択ストローブ信号５ｉ
ｂｒ工はレジスタ指定信号Ｐｉｂｒ工がハイレベルにア
サートされるとき、クロック信号φ２のハイレベル期間
にゲートＧｉｂｒ１を開いてレジスタＲＥＧ工からイン
タフェースバスＩＢにデータを出力可能とする。レジス
タ選択ストローブ信号Ｓｉｂｗ□はレジスタ指定信号Ｐ
ｉｂｗｔがハイレベルにアサートされるとき、クロック
信号φ２のハイレベル期間にゲートＧｉｂｗ、を開いて
インタフェースバスＩＢからレジスタＲＥＧ工にデータ
を書き込み可能とする。レジスタ選択ストローブ信号Ｓ
ｗｂ□はレジスタ指定信号Ｐｗｂ□がハイレベルにアサ
ートされ且つ書き込み禁止信号工ＮＨがローレベルにア
サートされない場合に、クロック信号φ１のハイレベル
期間にゲートＧＷｂ□を開いてライトバスＷＢからレジ
スタＲＥＧ１にデータを書き込み可能とする。レジスタ
選択ストローブ信号Ｓｒｂ□、はレジスタ指定信号Ｐｒ
ｂ１１がハイレベルにアサートされるとき、クロック信
号φ１のハイレベル期間にゲートＧｒｂ工、を開き、レ
ジスタＲＥＧ１からリードバスＲＢＩにデータを読み出
し可能とする。レジスタ選択ストローブ信号５ｒｂ１２
はレジスタ指定信号Ｐｒｂｉｔがハイレベルにアサート
されるとき、クロック信号φ１のハイレベル期間にゲー
トＧｒｂ工２を開き、レジスタＲＥＧ工からリードバス
ＲＢ２にデータを読み出し可能とする。尚、このレジス
タ選択タイミング制御回路３５は、その他のレジスタＲ
ＥＧ２〜ＲＥＧｎに関しても第２図と同様とされる。

このように、ＡＬＵｌｌに所要のレジスタからデータを
転送したり演算されたデータを所要のレジスタに転送す
るための内部転送バス（ＷＢ、ＲＢｌ、ＲＢ２）と、所
要のレジスタと外部との間でデータ転送をするためのイ
ンタフェースバスよりとが別に設けられ、夫々のデータ
転送を相互に重なりのない２相りロック信号φ４．φ２
に同期して行うようにすることにより、比較動作のため
のコンベアレジスタが外部のマイクロプロセッサ２によ
って書き換えられるときに書き換え不完全な状態でその
値が比較動作で参照されるような誤動作が防止され、ま
た、カウンタとして利用されるレジスタやキャプチャレ
ジスタが内部処理により更新されるときに書き換え不完
全な状態でその値が外部のマイクロプロセッサ２によっ
て参照される誤動作が防止される。

上記書き込み禁止制御口Ｎ３６は次の理由により設けら
れる。上記ノンオーバラップ２相クロック信号φ１．φ
２に同期して相互にずれたタイミングでレジスタファイ
ル〜ＲＥ　Ｇ　ｎが内部及び外部からアクセス可能にさ
れるという点に起因し、例えば一方のクロック信号φ１
に同期して所要レジスタから内部転送バスに読み出され
たデータがＡＬＵＩ１で演算され、その演算結果が当該
クロック信号φ１の次のサイクルに同期して内部転送バ
スに与えられて所要レジスタに格納される計数動作にお
いて、マイクロプロセッサ２から与えられるデータがイ
ンタフェースバスＩＢを介して所要のレジスタに転送さ
れるタイミングは上記一方のクロック信号φ□とは半サ
イクルずれた他方のクロック信号φ２に同期して行われ
るため、斯る計数動作で所要レジスタから内部転送バス
に読み出されたデータがＡＬＵＩ　１で演算されている
とき、レジスタファイル１ｏに含まれるレジスタは、マ
イクロプロセッサ２のデータによって書き換え可能にな
る。これにより、計数動作の一環としてその演算結果を
蓄えるべきレジスタをマイクロプロセッサ２のデータに
よって書き換える必要が生じた場合には、その書き換え
が行われた後に当該計数動作で得られたデータによって
さらにその内容が不所望に書き換えられる虞があり、こ
れを解消するためである。

例えば第２図に示されるようにレジスタＲＥＧ１に着目
すると、書き込み禁止制御回路３６は、データ入力端子
にレジスタ指定信号Ｐ　ｉ　ｂ　ｗｌが供給され、その
制御端子にはクロック信号φ２が供給されるクロックド
インバータ５０によって構成され、上記書き込み禁止信
号ＩＮＨはこのクロックドインバータ５０から出力され
る。クロックドインバータ５０は、クロック信号φ２の
ローレベル期間にその出力端子が高出力インピーダンス
状態に制御され、これにより、ナントゲート４８の入力
容量との共働作用でレジスタ指定信号Ｐｉｂｗ１のレベ
ル変化タイミングに対して書き込み禁止信号ＩＮＨをク
ロック信号φ２の半サイクル分遅延させてその１サイク
ル分だけダイナミックにラッチするように働く、このよ
うにして保持される書き込み禁止信号ＩＮＨは、レジス
タ指定信号Ｐｗｂ□のアサート期間に同期して変化され
ることになる。したがって、レジスタ指定信号Ｐｉｂｗ
１がアサートされることにより、マイクロプロセッサ２
からインタフェースバスＩＢに供給されるデータがレジ
スタＲＥＧ、に書き込まれたとき、それ以前に指示され
ている計数動作のような内部動作に基づく当該レジスタ
ＲＥＧ工へのデータ転送のために、レジスタ指定信号Ｐ
ｗｂ１がハイレベルにアサートされても、当該レジスタ
指定信号Ｐｗｂ１による指示はローレベルにアサートさ
れている書き込み禁止信号ＩＮＨを受けるナントゲート
４８によって否定され、最初にマイクロプロセッサ２の
指示に基づいて書き換えられたレジスタＲＥＧ１のデー
タが不所望に書き換えられる事態を防止する。

尚、書き込み禁止制御回路３６は、その他のレジスタＲ
ＥＧ、〜ＲＥＧｎに関しても第２図と同様とされる。

次に上記実施例の動作の一例を書き込み禁止制御回路３
６を中心に説明する。

第３図にはレジスタＲＥＧｉを利用した計数動作中に当
該レジスタＲＥＧ工の値がマイクロプロセッサ２によっ
て書き換えられる場合が一例として示される。

レジスタＲＥＧ□にデータ「Ｙ」が格納されている状態
を初期状態として計数動作が行われる場合、ファンクシ
ョンテープ２４から順次読み出される機能命令情報に従
って、時刻ｔ０から時刻ｔ２の期間にレジスタ指定信号
Ｐｒｂ工、がハイレベルにアサートされると、クロック
信号φ１に同期して時刻ｔ□から時刻ｔ２の期間にレジ
スタ選択ストローブ信号Ｓｒｂ工、がハイレベルにアサ
ートされる。これにより、レジスタＲＥＧ工からリード
バスＲＢＩにデータｒＹＪが読み出されてソースラッチ
１２に保持される。ソースラッチ１２に保持されたデー
タはクロック信号φ２のハイレベル期間（時刻ｔ、〜時
刻ｔ４）にＡＬＵＩ　１により例えばインクリメントさ
れて、その演算結果データｒＹ＋ＩＪがディスティネー
ションラッチ１４に与えられる。

時刻ｔ２から時刻ｔ６の期間にはレジスタ指定信号Ｐ　
ｗ　ｂ　１がハイレベルにアサートされ、クロック信号
φ、に同期して時刻ｔ５から時刻１．の期間にレジスタ
選択ストローブ信号Ｓｗｂ１がハイレベルにアサートさ
れる。これにより、ディスティネーションラッチ１４に
保持されている上記データｒＹ＋１」がライトバスＷＢ
を介してレジスタＲＥＧ１に与えられる。

そしてファンクションテープ２４から順次読み出される
機能命令情報によって次の計数動作サイクルが指示され
ると、時刻ｔ７から時刻ｔ、の期間にレジスタ指定信号
Ｐｒｂ工、がハイレベルにアサートされ、クロック信号
φ１に同期して時刻ｔ８から時刻ｔ、の期間にレジスタ
選択ストローブ信号５ｒｂｔ１がハイレベルにアサート
される。これにより、レジスタＲＥＧ工からリードバス
ＲＢＩにデータｒＹ＋ＩＪが読み出されてソースラッチ
１２に保持される。ソースラッチ１２に保持されたデー
タはクロック信号φ２の次のハイレベル期間にＡＬＵＩ
Ｉでインクリメントされ、その演算結果データ［Ｙ＋２
Ｊがディスティネーションラッチ１４に与えられる。

ところで、システム動作上の必要からマイクロプロセッ
サ２が上記レジスタＲＥＧ、、＋７１値をデータｒＸＪ
に書き換える必要が生じた場合に、当該マイクロプロセ
ッサ２からアドレスデコーダ３２に供給されるアドレス
信号のデコード結果に基づいて、例えば時刻ｔ８からｔ
ｉｏの期間にレジスタ指定信号Ｐｉｂｗｚがハイレベル
にアサートされると、クロック信号φ２のハイレベル期
間に同期して時刻ｔ、から時刻ｔ１゜の期間にレジスタ
選択ストローブ信号Ｓｉｂｗ、がハイレベルにアサート
される。これにより、インタフェースバスＩＢに与えら
れるデータｒＸＪによってレジスタＲＥＧ工の値が「Ｙ
＋１」から「Ｘ」に書き換えられる。

このとき、時刻ｔ９から時刻ｔｉｌ＋の期間にアサート
されているレジスタ指定信号Ｐｉｂ１は書き込み禁止制
御回路３６に含まれるクロックドインバータ５０に供給
される。このクロックドインバータ５０は、クロック信
号φ２のローレベル期間にその出力端子が高出力インピ
ーダンス状態に制御されることにより、ナントゲート４
８の入力容量との共働作用でレジスタ指定信号Ｐｉｂ工
のレベル変化タイミングに対してローレベルの書き込み
禁止信号ＩＮＨをクロック信号φ２の半サイクル分遅延
させて時刻１．〜時刻１１１の期間ダイナミックにラッ
チする。

このようにして形成される書き込み禁止信号ＩＮＨのア
サート期間（時刻ｔ９〜時刻ｔ４１）は、上記ディステ
ィネーションラッチ１４に保持されているデータｒＹ＋
２４をレジスタＲＥＧ工に転送指示するためのレジスタ
指定信号Ｐ　ｗ　ｂ工のアサート期間（時刻ｔ、〜時刻
ｔ１１）に一致される。

したがって、書き込み禁止信号ＩＮＨの作用により、レ
ジスタ指定信号ＰＷｂ１が時刻ｔ、〜時刻ｔ１１にアサ
ートされてもこれに応するレジスタ選択ストローブ信号
Ｓｗｂ１は時刻ｔ１゜〜時刻ｔ１□の期間にアサートさ
れず、これによって、ディスティネーションラッチ１４
からライトバスＷＢに与えられるデータ「Ｙ＋２」によ
ってレジスタＲＥＧ１が不所望に書き換えられない。

仮りに、書き込み禁止制御回路３６がなければ。

第３図の２点鎖線で示されるようにレジスタ選択ストロ
ーブ信号Ｓ　ｗ　ｂ　、が時刻ｔｔｏから時刻ｔ１□に
アサートされることになり、この結果、ディスティネー
ションラッチ１４からライトバスＷＢに与えられるデー
タｒＹ＋２ＪによってレジスタＲＥＧ１がｒＸＪからｒ
Ｙ＋２Ｊに不所望に書き換えられてしまう。

上記実施例によれば以下の作用効果を得るものである。

（１）一方のクロックφ□に同期して所要レジスタから
リードバスＲＢＩ、ＲＢ２に読み出されたデータがＡＬ
ＵＩ　１で演算され、その演算結果が当該クロックφ、
の次のサイクルに同期してライトバスＷＢに与えられて
所要レジスタに格納される計数動作などに対し、マイク
ロプロセッサ２から与えられるデータをインタフェース
バスＩＢを介して所要のレジスタに転送させるタイミン
グは上記一方のクロック信号φ１とは半サイクルずれた
他方のクロック信号φ２に同期され、これにより、斯る
計数動作などで所要レジスタからリードバスＲＢＩに読
み出されたデータがＡＬＵＩＩで演算されているとき、
レジスタファイル１０に含まれるレジスタは、マイクロ
プロセッサ２のデータによって書き換え可能になる。こ
のとき、計数動作の一環としてその演算結果を蓄えるべ
きレジスタをマイクロプロセッサ２のデータによって書
き換える必要が生じた場合、書き込み禁止制御回路３６
は、マイクロプロセッサ２の指示に基づいて書き換えら
れたレジスタの値が、その直前の内部演算処理結果によ
って不所望に書き換えられる事態を阻止することができ
る。

（２）書き込み禁止制御回路３６は、デコーダ２７によ
って形成されるレジスタ指定信号２８とアドレスデコー
ダ３２で形成されるレジスタ指定信号３３とを利用して
上記書き込み禁止の論理を構成することにより、外部の
指示に基づいて選択されるレジスタと内部処理で利用さ
れるレジスタとの一致を改めて判別する回路を追加した
りする必要がなくなり、これによって書き込み禁止制御
回路３６を簡素化することができる。

（３）内部転送バス（ＷＢ、ＲＢＩ、ＲＢ２）とインタ
フェースバスＩＢを利用するデータ転送サイクルを２相
りロック信号φ１．φ２に同期させて相互にずらすよう
にされて成るユニバーサル・パルス・プロセッサに適用
される場合には、内部処理により書き換えられるレジス
タの書き換えが不完全な状態でその値が外部で参照され
たり、また。

外部の指示に基づいて書き換えられるレジスタの書き換
えが不完全な状態でその値が内部処理に参照される事態
が防止されることはもとより、その書き込み禁止論理に
、データ転送サイクルを同期制御するための２相のクロ
ック信号が利用されることにより、上記書き込み禁止の
タイミングを得るに当たりその書き込み禁止制御手段は
一層簡素化され、これにより、内部処理に基づいてデー
タがやりとりされると共に外部との間でもデータがやり
とりされるレジスタを含むユニバーサル・パルス・プロ
セッサの信頼性を簡単な構成によって高めることができ
る。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更することができる。

書き込み禁止制御回路は上記実施例の構成に限定されず
適宜変更することができる。例えば上記クロックドイン
バータ５０は、遅延時間が制御されたその他の遅延素子
又はデータラッチタイミングが制御されたラッチ回路な
どに変更することができる。また、クロック信号φ１．
φ２に同期してレジスタ選択ストローブ信号を生成した
り禁止信号ＩＮＨによってレジスタ指定信号の指示を否
定するための論理は上記実施例のナントゲートに限定さ
れず、各種信号に対する内部動作論理に従って種々変更
することができる。

また、上記実施例のユニバーサル・パルス・プロセッサ
はそれ自体１つのＬＳＩとされる場合に限定されず、中
央処理装置やその他の周辺回路が１つの半導体基板に形
成されて成る所謂シングルチップマイクロコンピュータ
に含めてもよい。

ユニバーサル・パルス・プロセッサの内部動作クロック
は２相クロックに限定されず１相クロックに同期動作す
るものであってもよい。

また、レジスタに対する外部からの設定データが内部処
理によって不所望に消失されるおそれのあるレジスタは
計数動作におけるカウンタレジスタに限定されない。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるユニバーサル・パル
ス・プロセッサに適用した場合について説明したが、本
発明はそれに限定されるものではなく、ファンクション
テーブルがＲＯＭ（リード・オンリ・メモリ）化された
入出力パルスプロセッサやそのイ也のタイマ・カウンタ
、さらには各種データ処理装置に適用することができる
。

本発明は、少なくとも内部と外部の双方によって任意に
アクセスされ得るレジスタを含んでデータ処理可能な条
件のものに適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち内部と外部の双方によって任意にアクセスされ
得るレジスタを含むデータ処理装置において、所要の内
部演算処理結果が内部転送バスを介して所定のレジスタ
に転送される前にインタフェースバスを介して当該レジ
スタが書き換えられる状態に応じて、そのレジスタに対
する内部転送バスからのデータ転送を禁止制御する書き
込み禁止制御手段を設けることにより、外部の指示に基
づいて書き換えられたレジスタの値が、その直前の内部
演算処理結果によって不所望に変化されることを阻止す
ることができるという効果がある。

また、内部書き込みレジスタ指定信号と外部書き込みレ
ジスタ指定信号を利用して上記書き込み禁止の論理を構
成することにより、外部の指示に基づいて選択されるレ
ジスタと内部処理で利用されるレジスタとの一致を改め
て判別する回路を追加したりする必要がなくなり、これ
によって上記書き込み禁止制御手段を簡素化することが
できるようになる。

そして、内部転送バスとインタフェースバスを利用する
データ転送サイクルを２相クロックに同期させて相互に
ずらすようにされて成る構成に適用する場合には、内部
処理により書き換えられるレジスタの書き換え不完全な
状態でその値が外部で参照されたり、また、外部の指示
に基づいて書き換えられるレジスタの書き換え不完全な
状態でその値が内部処理に参照される事態が防止される
ことはもとより、その書き込み禁止論理に、データ転送
サイクルを同期制御するための２相のクロック信号が利
用可能になり、上記書き込み禁止のタイミングを得るに
当たりその書き込み禁止制御手段を一層簡素化すること
ができるようになる。

これにより、内部処理に基づいてデータかやりとりされ
ると共に外部との間でもデータがやりとりされるレジス
タを含むデータ処理装置の信頼性を簡単な構成によって
高めることができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るユニバーサル・パルス
・プロセッサのブロック図、 第２図は第１図のユニバーサル・パルス・プロセッサに
含まれるレジスタ選択タイミング制御回路と書き込み禁
止制御回路の一例を示す論理回路図、　第３図はユニバ
ーサル・パルス・プロセッサの動作の一例を示すタイミ
ングチャート、第４図は第１図のユニバーサル・パルス
・プロセッサのカウンタ・タイマ機能を制御するための
機能命令情報のフォーマット例を示す説明図である。 １・・・ユニバーサル・パルス・プロセッサ、２・・・
マイクロプロセッサ、５・・・実行部、６・・・入出力
部、７・・・制御部、１０・・・レジスタファイル、Ｒ
ＥＧ。 〜ＲＥ　Ｇ　ｎ　Ｐ−レジスタ、ＲＢＩ、ＲＢ２・・・
リードバス、ＷＢ・・・ライトバス、ＩＢ・・・インタ
フェースバス、１１・・・ＡＬＵ、２０・・・入力ラッ
チ群、２１・・・出力ラッチ群、２４・・・ファンクシ
ョンテーブル、２７・・・デコーダ、２８・・・レジス
タ指定信号、３２・・・アドレスデコーダ、３３・・・
レジスタ指定信号、３５・・・レジスタ選択タイミング
制御回路、３６・・・書き込み禁止制御回路、Ｐｉｂｌ
、Ｐｒｂ□。 Ｐｗｂｌ−レジスタ指定信号、Ｓ　ｉ　ｂｌ、　Ｓ　ｒ
　ｂ、。 Ｓｗｂ□・・・レジスタ選択ストローブ信号、Ｇｉｂｌ
。 Ｇ　ｒ　ｂｌ、　Ｇｗ　ｂ、−レジスタＲＥＧ□のゲー
ト、５０・・・クロックドインバータ、 ＩＮＨ・・・書き込み 禁止信号、 ツク信号。 ５１・・・ナントゲート、 φ１ｔ φ２・・・クロ 第 図

Claims (1)

1. 【特許請求の範囲】 １、演算手段と、この演算手段による内部演算処理に利
   用されると共に、外部から供給されるデータによって書
   き換え可能とされる複数個のレジスタと、上記演算手段
   に所要のレジスタからデータを転送したり演算されたデ
   ータを所要のレジスタに転送するための内部転送バスと
   、所要のレジスタと外部との間でデータ転送をするため
   のインタフェースバスとを備えたデータ処理装置におい
   て、所要の内部演算処理結果が内部転送バスを介して所
   定のレジスタに転送される前にインタフェースバスを介
   して当該レジスタが書き換えられる状態に応じてそのレ
   ジスタに対する内部転送バスからのデータ転送を禁止制
   御する書き込み禁止制御手段を設けて成るものであるこ
   とを特徴とするデータ処理装置。 ２、上記書き込み禁止制御手段は、内部転送バスからデ
   ータ転送すべきレジスタを選択するための内部書き込み
   レジスタ指定信号と、インタフェースバスからデータ転
   送すべきレジスタを選択するための外部書き込みレジス
   タ指定信号とを受け、外部書き込みレジスタ指定信号に
   よって選択されるべきレジスタと同一のレジスタに関す
   る内部書き込みレジスタ指定信号の指定イネーブルレベ
   ルをその外部書き込みレジスタ指定信号の指定イネーブ
   ルレベルに基づいて所定期間指定ディスエーブルレベル
   に制御して出力する論理回路を、個々のレジスタに対応
   して含んで成るものであることを特徴とする特許請求の
   範囲第１項記載のデータ処理装置。 ３、上記内部転送バスを利用したデータ転送サイクルは
   第１クロック信号に同期され、インタフェースバスを利
   用したデータ転送サイクルは上記第１クロック信号とは
   重なりのない第２クロック信号に同期され、上記論理回
   路は、外部書き込みレジスタ指定信号の状態を第１クロ
   ック信号に同期される次の内部データ転送サイクルの終
   了まで遅延保持して書き込み禁止信号を形成する遅延手
   段もしくはデータラッチ手段を含むものであることを特
   徴とする特許請求の範囲第２項記載のデータ処理装置。 ４、上記遅延手段もしくはデータラッチ手段は、外部書
   き込みレジスタ指定信号を受け、第２クロック信号にお
   けるデータ転送サイクルの非指示レベルによって高出力
   インピーダンス状態を採るクロックドインバータであり
   、このクロックドインバータは、上記書き込み禁止信号
   が禁止指示レベルである場合には内部書き込みレジスタ
   指定信号を指定ディスエーブルレベルに制御するゲート
   回路における入力容量を持つ入力端子に結合されて成る
   ものであることを特徴とする特許請求の範囲第３項記載
   のデータ処理装置。