JPH0251274A - ショットキダイオードの製造方法 - Google Patents
ショットキダイオードの製造方法Info
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- JPH0251274A JPH0251274A JP63203611A JP20361188A JPH0251274A JP H0251274 A JPH0251274 A JP H0251274A JP 63203611 A JP63203611 A JP 63203611A JP 20361188 A JP20361188 A JP 20361188A JP H0251274 A JPH0251274 A JP H0251274A
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/60—Schottky-barrier diodes
Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ショットキダイオードの製造方法に関し、特
にＢｉＣＭＯ３集積回路にショットキダイオードを混載
する場合の製造方法に関する。
にＢｉＣＭＯ３集積回路にショットキダイオードを混載
する場合の製造方法に関する。
第３図（ａ）〜（Ｃ）に従来のショットキダイオードの
製造工程毎の断面図を示す。Ｐ型シリコン基板１上にｎ
＋埋込領域２及びｐ“埋込領域３を形成後、ｎ型シリコ
ン４をエピタキシャル成長させる。
製造工程毎の断面図を示す。Ｐ型シリコン基板１上にｎ
＋埋込領域２及びｐ“埋込領域３を形成後、ｎ型シリコ
ン４をエピタキシャル成長させる。
次にＰ型ウェル領域５とｎ＋領域６を形成後、フィール
ド酸化膜７を形成する［第３図（ａ）］。次いで、フォ
トレジスト（以下ＰＲと略す）をマスクとしてウェット
エツチングによりパターンニングされたアルミニウム９
をマスクとしてイオン注入によりショットキダイオード
のガードリングとなるｐ＋領域１０を形成する［第３図
（ｂ）］。次に絶縁膜１１を全面に形成後、ショットキ
コンタクト及びコンタクトの開孔を行ない、開孔部のシ
リコン上に白金シリサイド１２を形成する。その後Ｔｉ
Ｗ１３及び電極となるアルミニウム１４を形成する［第
３図（ｃ）孔 〔発明が解決しようとする課題〕 上述した従来のショットキダイオードの製造方法ではｐ
＋領域１０形成のイオン注入をアルミニウム９をマスク
として行なう、Ｂ１ＣＭＯＳプロセスに於いては、ｐ＋
領域１０の形成はｎｐｎバイポーラトランジスタのグラ
フトベース領域及びｐチャネルＭＯ８）ランジスタのソ
ース・ドレイン領域の形成を兼ねるため、ドーズ量５Ｘ
１０”ａｎ−３〜Ｉ Ｘ １０ ”ｃｍ−３のイオン注
入が必要であり、アルミニウム９のマスクが必要となる
。アルミニウム９のパターンニングはエツチングによる
損傷を避けるためウェットエツチングで行なう。その結
果、アルミニウム９のオーバーエツチングにより、ショ
ットキダ・イオードのショットキ接合面積がマスク寸法
値に対して小さくなるため、ダイオードの傾向立上がり
電圧Ｖアが設計値に対して増大するという欠点がある。
ド酸化膜７を形成する［第３図（ａ）］。次いで、フォ
トレジスト（以下ＰＲと略す）をマスクとしてウェット
エツチングによりパターンニングされたアルミニウム９
をマスクとしてイオン注入によりショットキダイオード
のガードリングとなるｐ＋領域１０を形成する［第３図
（ｂ）］。次に絶縁膜１１を全面に形成後、ショットキ
コンタクト及びコンタクトの開孔を行ない、開孔部のシ
リコン上に白金シリサイド１２を形成する。その後Ｔｉ
Ｗ１３及び電極となるアルミニウム１４を形成する［第
３図（ｃ）孔 〔発明が解決しようとする課題〕 上述した従来のショットキダイオードの製造方法ではｐ
＋領域１０形成のイオン注入をアルミニウム９をマスク
として行なう、Ｂ１ＣＭＯＳプロセスに於いては、ｐ＋
領域１０の形成はｎｐｎバイポーラトランジスタのグラ
フトベース領域及びｐチャネルＭＯ８）ランジスタのソ
ース・ドレイン領域の形成を兼ねるため、ドーズ量５Ｘ
１０”ａｎ−３〜Ｉ Ｘ １０ ”ｃｍ−３のイオン注
入が必要であり、アルミニウム９のマスクが必要となる
。アルミニウム９のパターンニングはエツチングによる
損傷を避けるためウェットエツチングで行なう。その結
果、アルミニウム９のオーバーエツチングにより、ショ
ットキダ・イオードのショットキ接合面積がマスク寸法
値に対して小さくなるため、ダイオードの傾向立上がり
電圧Ｖアが設計値に対して増大するという欠点がある。
又アルミニウム９のオーバーエツチングによりショット
キダイオードのガードリングとなるｐ＋領域１０が拡が
るので、ショットキ接合面積に対するガードリングｐ”
／ｎ接合面積の割合が大きくなり、高電流域で用いる際
ｐ＋／ｎ接合によるＳｉ中への正孔の注入が無視できな
くなるという問題点が生じる。
キダイオードのガードリングとなるｐ＋領域１０が拡が
るので、ショットキ接合面積に対するガードリングｐ”
／ｎ接合面積の割合が大きくなり、高電流域で用いる際
ｐ＋／ｎ接合によるＳｉ中への正孔の注入が無視できな
くなるという問題点が生じる。
本発明のショットキダイオードの製造方法は、シリコン
基板上の第１の領域をとり囲むように第１シリコン酸化
膜を形成する工程と、この第１の領域のシリコン上に第
２シリコン酸化膜を形成する工程と、前記第１の領域中
の第２の領域上の第２シリコン酸化膜上に多結晶シリコ
ンを形成する工程と、この多結晶シリコン、前記第１シ
リコン酸化膜の一部領域及びマスク材料をマスクとした
イオン注入により前記第２の領域の周囲にＰ型領域を形
成する工程と、前記第２の領域上の多結晶シリコンを除
去する工程と、前記第２の領域上の第２シリコン酸化膜
を除去する工程と、前記第２の領域上に金属又は金属シ
リサイドを形成する工程とを有している。
基板上の第１の領域をとり囲むように第１シリコン酸化
膜を形成する工程と、この第１の領域のシリコン上に第
２シリコン酸化膜を形成する工程と、前記第１の領域中
の第２の領域上の第２シリコン酸化膜上に多結晶シリコ
ンを形成する工程と、この多結晶シリコン、前記第１シ
リコン酸化膜の一部領域及びマスク材料をマスクとした
イオン注入により前記第２の領域の周囲にＰ型領域を形
成する工程と、前記第２の領域上の多結晶シリコンを除
去する工程と、前記第２の領域上の第２シリコン酸化膜
を除去する工程と、前記第２の領域上に金属又は金属シ
リサイドを形成する工程とを有している。
Ｃ実施例〕
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｄ）は本発明の一実施例の工程順の断
面図である。不純物濃度１ ×１０”〜５ Ｘ １０１
５ｃｍ−”のＰ型シリコン基板１上にシート抵抗２０Ω
／口程度のｎ＋埋込領域２及び最大不純物濃度１０１８
〜１０１９ｃＩＩ！−３のｐ＋埋込領域３を形成後、ｎ
型シリコン４を１．５〜３μｍの厚さにエピタキシャル
成長させる。次に、加速電圧１５０ＫｅＶ、 ドーズ
ｊｔ５Ｘ１０１２〜Ｉ Ｘ １０１３ｃｍ−２のホウ素
のイオン注入及びその後の１０００℃〜１１００℃のド
ライブインによりＰ型ウェル領域５を形成する。次にリ
ン拡散によりｎ＋領域６を形成後、選択酸化法により厚
さ約０．８ ／１ ｍのフィールド酸化膜７を形成する
。さらに、厚さ１５〜４０ｎｍの酸化膜２０を形成後、
全面に厚さ０．４〜０．５μｍの多結晶シリコンを堆積
する。そして、ショットキ接合が形成される領域８以外
の多結晶シリコンをイオンエツチングにより除去する［
第１図（ａ）］。
面図である。不純物濃度１ ×１０”〜５ Ｘ １０１
５ｃｍ−”のＰ型シリコン基板１上にシート抵抗２０Ω
／口程度のｎ＋埋込領域２及び最大不純物濃度１０１８
〜１０１９ｃＩＩ！−３のｐ＋埋込領域３を形成後、ｎ
型シリコン４を１．５〜３μｍの厚さにエピタキシャル
成長させる。次に、加速電圧１５０ＫｅＶ、 ドーズ
ｊｔ５Ｘ１０１２〜Ｉ Ｘ １０１３ｃｍ−２のホウ素
のイオン注入及びその後の１０００℃〜１１００℃のド
ライブインによりＰ型ウェル領域５を形成する。次にリ
ン拡散によりｎ＋領域６を形成後、選択酸化法により厚
さ約０．８ ／１ ｍのフィールド酸化膜７を形成する
。さらに、厚さ１５〜４０ｎｍの酸化膜２０を形成後、
全面に厚さ０．４〜０．５μｍの多結晶シリコンを堆積
する。そして、ショットキ接合が形成される領域８以外
の多結晶シリコンをイオンエツチングにより除去する［
第１図（ａ）］。
次に、ウェットエツチングによりパターンニングされた
アルミニウム９と多結晶シリコン８とフィールド酸化膜
７とをマスクとして加速電圧３０ＫＶ、 ドーズ量ｊ
５ Ｘ Ｉ Ｑ ”ａｍ−’のホウ素のイオン注入を行
ない、ショットキダイオードのガードリング領域となる
ｐ＋領域１０を形成する［第１図（ｂ）］。
アルミニウム９と多結晶シリコン８とフィールド酸化膜
７とをマスクとして加速電圧３０ＫＶ、 ドーズ量ｊ
５ Ｘ Ｉ Ｑ ”ａｍ−’のホウ素のイオン注入を行
ない、ショットキダイオードのガードリング領域となる
ｐ＋領域１０を形成する［第１図（ｂ）］。
次にアルミニウム９を除去後、全面に絶縁膜１１を堆積
する。絶縁膜１１は例えば約１０ｎｍのシリコン窒化膜
と約０．８μｍのＢＰＳＧ膜から成る。
する。絶縁膜１１は例えば約１０ｎｍのシリコン窒化膜
と約０．８μｍのＢＰＳＧ膜から成る。
その後、ショットキ接合形成領域上及びｐ＋領域上の絶
縁膜１１．多結晶シリコン８．酸化膜２０をウェットエ
ツチングにより除去する［第１図（ｃ）コ。
縁膜１１．多結晶シリコン８．酸化膜２０をウェットエ
ツチングにより除去する［第１図（ｃ）コ。
次にｎ＋領域６上の絶縁膜１１及び酸化膜２０をドライ
エツチングにより除去後、全面に約４０ｎｍの白金を堆
積する。その後、窒素雰囲気中で５００℃、２０分の熱
処理により白金シリサイド１２を形成する。未反応の白
金を王水により除去後、白金シリサイド１２上に約０．
１μｍのＴｉＷ１３及び約１μｍの電極アルミニウム１
４を形成する［第１図（ｄ）コ。
エツチングにより除去後、全面に約４０ｎｍの白金を堆
積する。その後、窒素雰囲気中で５００℃、２０分の熱
処理により白金シリサイド１２を形成する。未反応の白
金を王水により除去後、白金シリサイド１２上に約０．
１μｍのＴｉＷ１３及び約１μｍの電極アルミニウム１
４を形成する［第１図（ｄ）コ。
第２図（ａ）〜（ｆ）は本発明の他の実施例の工程順の
断面図である。
断面図である。
以下に５ｎｐｎバイポーラトランジスタのベース−コレ
クタ接合のクランプ用のシ目ットキバリアダイオードを
混載する場合を示す。
クタ接合のクランプ用のシ目ットキバリアダイオードを
混載する場合を示す。
前述の第１図（ａ）〜（ｄ）を参照して説明した一実施
例と同様に、Ｐ型シリコン基板１上にｎ＋埋込領域２．
ｐ＋埋込領域３を形成後、リン濃度５ＸＩＱ１５ｃｍ−
３程度のｎ型シリコン４を約２μｍ成長する。その後、
ｐウェル領域５．ｎ＋領域６゜フィールド酸化膜７．酸
化膜２０を形成する［第２図（ａ）］。
例と同様に、Ｐ型シリコン基板１上にｎ＋埋込領域２．
ｐ＋埋込領域３を形成後、リン濃度５ＸＩＱ１５ｃｍ−
３程度のｎ型シリコン４を約２μｍ成長する。その後、
ｐウェル領域５．ｎ＋領域６゜フィールド酸化膜７．酸
化膜２０を形成する［第２図（ａ）］。
次に全面に厚さ０．４〜０．５μｍの多結晶シリコンを
堆積後、ショットキ接合が形成される領域上部８以外の
多結晶シリコンをイオンエツチングにより除去する。そ
の後加速電圧１０ＫＶ〜２０ＫＶ。
堆積後、ショットキ接合が形成される領域上部８以外の
多結晶シリコンをイオンエツチングにより除去する。そ
の後加速電圧１０ＫＶ〜２０ＫＶ。
ドーズ量１〜５ Ｘ １０１３ａｍ−’のホウ素のイオ
ン注入によりｎｐｎバイポーラのベース領域２１を形成
する［第２図（ｂ）］。次に、ウェットエツチングによ
りパターンニングされたアルミニウム９と多結晶シリコ
ン８とフィールド酸化膜７とをマスクとシテ加速電圧３
０ＫＶ、）’−ズ量５ Ｘ １０ ”ｃｍ−”のホウ素
のイオン注入を行ないｐ＋領域１０を形成する［第２図
（Ｃ）］。
ン注入によりｎｐｎバイポーラのベース領域２１を形成
する［第２図（ｂ）］。次に、ウェットエツチングによ
りパターンニングされたアルミニウム９と多結晶シリコ
ン８とフィールド酸化膜７とをマスクとシテ加速電圧３
０ＫＶ、）’−ズ量５ Ｘ １０ ”ｃｍ−”のホウ素
のイオン注入を行ないｐ＋領域１０を形成する［第２図
（Ｃ）］。
次に、アルミニウム９を除去後酸化膜２ｏの開口し、更
に厚さ０，２〜０．４μｍのエミッタ多結晶シリコン２
３の形成、加速電圧７０ＫＶ、 ドーズ量Ｉ Ｘ Ｉ
Ｏ”ｃｍ−”のヒ素イオン注入によりＮＰＮバイポー
ラトランジスタのエミッタ領域２２を形成する［第２図
（ｄ）］。
に厚さ０，２〜０．４μｍのエミッタ多結晶シリコン２
３の形成、加速電圧７０ＫＶ、 ドーズ量Ｉ Ｘ Ｉ
Ｏ”ｃｍ−”のヒ素イオン注入によりＮＰＮバイポー
ラトランジスタのエミッタ領域２２を形成する［第２図
（ｄ）］。
次に、約１０ｎｍのシリコン窒化膜と、約０．８μｍの
ＢＰＳＧ膜から成る絶縁膜１１を全面に堆積後、ショッ
トキ接合形成領域上及びｐ＋領域上の絶縁膜１１．多結
晶シリコン８．酸化膜２０をウェットエツチングにより
除去する［第２図（ｅ）］。そして、エミッタ領域２２
上及びｎ＋領域６上の絶縁膜１１．酸化膜２０をドライ
エヅチングにより除去後全面に約４０ｎｍの白金を堆積
して窒素雰囲気中で５００℃、２０分の熱処理を行ない
コンタクト部に白金シリサイド１２を形成する。そ１−
て王水により未反応の白金を除去後コンタクト領域上に
約０．１μｍのＴｉＷ１３及び約１．０μｍの電極アル
ミニウム１４を形成する［第２図（ｆ）］。
ＢＰＳＧ膜から成る絶縁膜１１を全面に堆積後、ショッ
トキ接合形成領域上及びｐ＋領域上の絶縁膜１１．多結
晶シリコン８．酸化膜２０をウェットエツチングにより
除去する［第２図（ｅ）］。そして、エミッタ領域２２
上及びｎ＋領域６上の絶縁膜１１．酸化膜２０をドライ
エヅチングにより除去後全面に約４０ｎｍの白金を堆積
して窒素雰囲気中で５００℃、２０分の熱処理を行ない
コンタクト部に白金シリサイド１２を形成する。そ１−
て王水により未反応の白金を除去後コンタクト領域上に
約０．１μｍのＴｉＷ１３及び約１．０μｍの電極アル
ミニウム１４を形成する［第２図（ｆ）］。
以上説明し赳ように、本発明はベース−コレクタ接合ク
ランプ用ショットキダイオードを混載したｎｐｎバイポ
ーラトランジスタへの応用が可能である。
ランプ用ショットキダイオードを混載したｎｐｎバイポ
ーラトランジスタへの応用が可能である。
以上説明したように、本発明は精度の高いエツチングが
可能な多結晶シリコンをマスクとしたイオン注入により
ショットキダイオードのＰ型頭域（ガードリング領域）
を形成することにより、寸法精度の高いショットキ接合
領域を形成できる効果がある。その結果、順方向立上り
電圧ＶＦｊ直列抵抗などの特性値が設計値通りで又その
製造ばらつきが小さいショットキダイオードが得られる
。
可能な多結晶シリコンをマスクとしたイオン注入により
ショットキダイオードのＰ型頭域（ガードリング領域）
を形成することにより、寸法精度の高いショットキ接合
領域を形成できる効果がある。その結果、順方向立上り
電圧ＶＦｊ直列抵抗などの特性値が設計値通りで又その
製造ばらつきが小さいショットキダイオードが得られる
。
特に、ＢｉＣＭＯ３集積回路にショットキダイオードを
混載する場合、Ｐ型領域形成の為のイオン注入のマスク
となる多結晶シリコンにＣＭＯＳトランジスタのゲート
多結晶シリコンを用い、第２シリコン酸化膜に０ＭＯ８
）ランジスタのゲート酸化膜を用いることにより特別な
製造工程を追加することなく上記の効果が得られる。
混載する場合、Ｐ型領域形成の為のイオン注入のマスク
となる多結晶シリコンにＣＭＯＳトランジスタのゲート
多結晶シリコンを用い、第２シリコン酸化膜に０ＭＯ８
）ランジスタのゲート酸化膜を用いることにより特別な
製造工程を追加することなく上記の効果が得られる。
第１図（ａ）〜（ｄ）は本発明の一実施例を工程順に示
した断面図、第２図（ａ）〜（ｆ）は本発明の他の実施
例を工程順に示した断面図、第３図（ａ）〜（ｃ）は従
来の製造方法を工程順に示した断面図である。 ｌ・・・・・・シリコン基板、２・・・・・・ｎ＋埋込
領域、３・・・・・・ｐ”！込領域、４・・・・・・ｎ
型シリコン、５・・・・・・Ｐ型ウェル領域、６・・・
・・・ｎ＋領領域７・・・・・・フィールド酸化膜、８
・・・・・・多結晶シリコン、９・・・・・・アルミニ
ウム、１０・・・・・・ｐ＋領領域１１・・・・・・絶
縁膜、１２・・・・・・白金シリサイド、１３・・・・
・・ＴｉＷ、１４・・・・・・アルミニウム、２０・・
・・・・Ｍ化Ｌ ２１・・・・・・ベース領域、２２・
・・・・・エミッタ領域、２３・・・・・・エミッタ多
結晶シリコン。
した断面図、第２図（ａ）〜（ｆ）は本発明の他の実施
例を工程順に示した断面図、第３図（ａ）〜（ｃ）は従
来の製造方法を工程順に示した断面図である。 ｌ・・・・・・シリコン基板、２・・・・・・ｎ＋埋込
領域、３・・・・・・ｐ”！込領域、４・・・・・・ｎ
型シリコン、５・・・・・・Ｐ型ウェル領域、６・・・
・・・ｎ＋領領域７・・・・・・フィールド酸化膜、８
・・・・・・多結晶シリコン、９・・・・・・アルミニ
ウム、１０・・・・・・ｐ＋領領域１１・・・・・・絶
縁膜、１２・・・・・・白金シリサイド、１３・・・・
・・ＴｉＷ、１４・・・・・・アルミニウム、２０・・
・・・・Ｍ化Ｌ ２１・・・・・・ベース領域、２２・
・・・・・エミッタ領域、２３・・・・・・エミッタ多
結晶シリコン。
Claims (1)
- シリコン基板上の第１の領域をとり囲むように第１シリ
コン酸化膜を形成する工程と、前記第１の領域のシリコ
ン上に第２シリコン酸化膜を形成する工程と、前記第１
の領域中の第２の領域上の第２シリコン酸化膜上に多結
晶シリコンを形成する工程と、該多結晶シリコン、前記
第１シリコン酸化膜の一部領域及びマスク材料をマスク
としたイオン注入により前記第２の領域の周囲にＰ型領
域を形成する工程と、前記第２の領域上の前記多結晶シ
リコンを除去する工程と、前記第２の領域上の前記第２
シリコン酸化膜を除去する工程と、前記第２の領域上に
金属では金属シリサイドを形成してショットキ接合を形
成する工程とを具備することを特徴とするショットキダ
イオードの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63203611A JPH0251274A (ja) | 1988-08-15 | 1988-08-15 | ショットキダイオードの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63203611A JPH0251274A (ja) | 1988-08-15 | 1988-08-15 | ショットキダイオードの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0251274A true JPH0251274A (ja) | 1990-02-21 |
Family
ID=16476909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63203611A Pending JPH0251274A (ja) | 1988-08-15 | 1988-08-15 | ショットキダイオードの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0251274A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61174772U (ja) * | 1985-04-19 | 1986-10-30 | ||
| JPS61174773U (ja) * | 1985-04-19 | 1986-10-30 | ||
| US5374843A (en) * | 1991-05-06 | 1994-12-20 | Silinconix, Inc. | Lightly-doped drain MOSFET with improved breakdown characteristics |
| US5386136A (en) * | 1991-05-06 | 1995-01-31 | Siliconix Incorporated | Lightly-doped drain MOSFET with improved breakdown characteristics |
| US5438218A (en) * | 1990-06-29 | 1995-08-01 | Canon Kk | Semiconductor device with Shottky junction |
| JP2011044573A (ja) * | 2009-08-21 | 2011-03-03 | Oki Semiconductor Co Ltd | ショットキーダイオードの製造方法 |
| JP2012243784A (ja) * | 2011-05-16 | 2012-12-10 | Lapis Semiconductor Co Ltd | 半導体装置及びその製造方法 |
-
1988
- 1988-08-15 JP JP63203611A patent/JPH0251274A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61174772U (ja) * | 1985-04-19 | 1986-10-30 | ||
| JPS61174773U (ja) * | 1985-04-19 | 1986-10-30 | ||
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| JP2012243784A (ja) * | 2011-05-16 | 2012-12-10 | Lapis Semiconductor Co Ltd | 半導体装置及びその製造方法 |
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