JPH0387058A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＢ １−ＣＭＯＳ型半導体集積回路の製造方法
に関する。
に関する。
（従来の技術〕
ＣＭＯＳ・アナログ集積回路において、低電圧発生回路
にサブストレート型のバイポーラトランジスタが用いら
れている。
にサブストレート型のバイポーラトランジスタが用いら
れている。
Ｐ型サブストレート−Ｎウェル方式のＣＭＯＳ集積回路
に、サブストレート型ＰＮＰトランジスタを搭載する場
合の従来の製造方法について述べる。
に、サブストレート型ＰＮＰトランジスタを搭載する場
合の従来の製造方法について述べる。
第２図（ａ）に示すようにＰ型シリコン基板１の表面に
Ｎウェル２を形成する。
Ｎウェル２を形成する。
つぎに第２図（ｂ）に示すように、素子分離のためのフ
ィールド酸化膜３を設ける。熱酸化時のほう素の偏析に
よるチャネル発生を防ぐため、酸化されるＰ型シリコン
基板表面にあらかじめ１×１０１３ｃ ｒｎ−２〜２
Ｘ １０ ”ｃ ｍ−２のほう素をイオン注入して、Ｐ
型反転防止層４を形成しておく。
ィールド酸化膜３を設ける。熱酸化時のほう素の偏析に
よるチャネル発生を防ぐため、酸化されるＰ型シリコン
基板表面にあらかじめ１×１０１３ｃ ｒｎ−２〜２
Ｘ １０ ”ｃ ｍ−２のほう素をイオン注入して、Ｐ
型反転防止層４を形成しておく。
そのあと２０〜５０ｎｍのゲート酸化膜５を形成する。
つぎに第２図（ｃ）に示すようにＭＯＳ）ランジスタの
ゲート電極となるポリシリコンロａ、６ｂを形成する。
ゲート電極となるポリシリコンロａ、６ｂを形成する。
そのあと第２図（ｄ）に示すようにフォトレジストをマ
スクとしたウェットエツチングによりバターニングされ
たアルミニウム７をマスクとして、はう素の高濃度イオ
ン注入により、ＰチャネルＭＯＳトランジスタのソース
−トレインとなる第１のＰ＋型層９、ＰＮＰバーポーラ
トランジスタのエミッタとなる第２のＰ＋型層１０およ
びコレクタとなる第３のＰ＋型層１０ａを形成する。
スクとしたウェットエツチングによりバターニングされ
たアルミニウム７をマスクとして、はう素の高濃度イオ
ン注入により、ＰチャネルＭＯＳトランジスタのソース
−トレインとなる第１のＰ＋型層９、ＰＮＰバーポーラ
トランジスタのエミッタとなる第２のＰ＋型層１０およ
びコレクタとなる第３のＰ＋型層１０ａを形成する。
つぎに第２図（ｅ）に示すように再度フォトレジストを
マスクとしたウェットエツチングによりバターニングさ
れたアルミニウム８をマスクとして、ひ素またはりんの
高濃度イオン注入により、ＮチャネルＭＯＳトランジス
タのソース−ドレインとなる第１のＮ４型層１１および
ＰＮＰバーポーラトランジスタの外部ベースとなる第２
のＮ＋型層１２を形成する。
マスクとしたウェットエツチングによりバターニングさ
れたアルミニウム８をマスクとして、ひ素またはりんの
高濃度イオン注入により、ＮチャネルＭＯＳトランジス
タのソース−ドレインとなる第１のＮ４型層１１および
ＰＮＰバーポーラトランジスタの外部ベースとなる第２
のＮ＋型層１２を形成する。
つぎに第２図（ｆ）に示すように眉間絶縁膜１３とアル
ミニウム電極１４を形成して、ＰチャネルＭＯＳトラン
ジスタ、ＮチャネルＭｏＳトランジスタおよびＰＮＰバ
イポーラトランジスタが完成する。
ミニウム電極１４を形成して、ＰチャネルＭＯＳトラン
ジスタ、ＮチャネルＭｏＳトランジスタおよびＰＮＰバ
イポーラトランジスタが完成する。
し発明が解決しようとする課題〕
従来の製造方法では、ＰＮＰバイポーラトランジスタの
エミッタのイオン注入をアルミニウム９をマスクとして
行なっている。
エミッタのイオン注入をアルミニウム９をマスクとして
行なっている。
エミッタである第２のＰ＋型層１０はほう素を注入量（
ドース）５Ｘ１０”ｃｍ−２イオン注入して形成される
。高濃度イオン注入なのでフォトレジストマスクではチ
ャージアップのため注入量の均一性を得ることが難しい
。
ドース）５Ｘ１０”ｃｍ−２イオン注入して形成される
。高濃度イオン注入なのでフォトレジストマスクではチ
ャージアップのため注入量の均一性を得ることが難しい
。
そのため通常イオン注入のマスクとしてアルミニウム７
が用いられている。
が用いられている。
さらにこのほう素のイオン注入はＰチャネルＭＯ８）ラ
ンジスタのソース−ドレインの形成を兼ねているので、
アルミニウム７のバターニングはＭＱＳトランジスタ領
域への損傷を回避するため、ウェットエツチングによっ
て行なう必要がある。
ンジスタのソース−ドレインの形成を兼ねているので、
アルミニウム７のバターニングはＭＱＳトランジスタ領
域への損傷を回避するため、ウェットエツチングによっ
て行なう必要がある。
その結果ＰＮＰバイポーラトランジスタのエミッタ１０
はアルミニウム７のオーバーエツチングにより拡がる傾
向にあり、精度の良いエミツタ幅が得られないという欠
点がある。
はアルミニウム７のオーバーエツチングにより拡がる傾
向にあり、精度の良いエミツタ幅が得られないという欠
点がある。
バーチカルＰＮＰトランジスタは、定電圧発生回路など
に用いられ、精度の高い順方向立上り電圧Ｖｐ（ベース
−エミッタ間電圧ＶＢｇ）が要求される。
に用いられ、精度の高い順方向立上り電圧Ｖｐ（ベース
−エミッタ間電圧ＶＢｇ）が要求される。
エミッタ面積の精度はＶＰの精度に大きく影響するため
、アルミニウム７のオーバーエツチングによりエミッタ
が拡がるとＶＦが設計値に対して小さくなる。
、アルミニウム７のオーバーエツチングによりエミッタ
が拡がるとＶＦが設計値に対して小さくなる。
またウェットエツチングは製造ばらつきが大きいため、
ＶＷのコントロールも難しくなるという問題がある。
ＶＷのコントロールも難しくなるという問題がある。
本発明の目的は、ゲート電極として用いられているポリ
シリコンをＰＮＰバイポーラトランジスタのイオン注入
マスクと兼用することにより、精度の高いエミッタの形
成を可能とするものである。
シリコンをＰＮＰバイポーラトランジスタのイオン注入
マスクと兼用することにより、精度の高いエミッタの形
成を可能とするものである。
本発明の半導体集積回路の製造方法は、第１導電型のシ
リコン基板表面に第２導電型の第１領域と第２領域とを
形成してから絶縁膜を形成したのち、前記第１領域内の
ゲート電極領域と第２領域内の第３領域をとり囲む領域
に、ポリシリコンを含む電極を形成して、前記電極をマ
スクとするイオン注入により、前記第１領域内に第１導
電型のチャネルを有するＭｏ８−ＦＥＴのソース−ドレ
インを形成すると同時に、前記第３領域にバイポーラト
ランジスタのエミッタを形成するものである。
リコン基板表面に第２導電型の第１領域と第２領域とを
形成してから絶縁膜を形成したのち、前記第１領域内の
ゲート電極領域と第２領域内の第３領域をとり囲む領域
に、ポリシリコンを含む電極を形成して、前記電極をマ
スクとするイオン注入により、前記第１領域内に第１導
電型のチャネルを有するＭｏ８−ＦＥＴのソース−ドレ
インを形成すると同時に、前記第３領域にバイポーラト
ランジスタのエミッタを形成するものである。
本発明の一実施例について、図面を参照して説明する。
はじめに第１図（ａ）に示すようにほう素濃度がｌ Ｘ
１０ ”ｃ ｍ−３〜５ Ｘ Ｉ Ｑ １５ｃ ｍ−
’のＰ型シリコン基板１の表面に、りんを加速電圧１５
０ｋＶ、注入量（ドース）２Ｘ １０”ｃｍ”−２〜２
Ｘ １０１３ｃｍ−２イオン注入して、１ｏｏｏ℃〜１
２００℃で押し込み拡散することにより、Ｎウェル２を
形成する。
１０ ”ｃ ｍ−３〜５ Ｘ Ｉ Ｑ １５ｃ ｍ−
’のＰ型シリコン基板１の表面に、りんを加速電圧１５
０ｋＶ、注入量（ドース）２Ｘ １０”ｃｍ”−２〜２
Ｘ １０１３ｃｍ−２イオン注入して、１ｏｏｏ℃〜１
２００℃で押し込み拡散することにより、Ｎウェル２を
形成する。
つぎに第１図（ｂ）に示すようにＬＯＣＯ３法により厚
さ０．８〜１．０μｍの素子分離用フィールド酸化膜３
を形成する。熱酸化時のほう素の偏析によるチャネル発
生を防ぐため、酸化されるＰ型シリコン基板表面にあら
かじめ注入量（ドース）Ｉ Ｘ １０”ｃｍ−”−２ｘ
ｌ Ｑ１３ｃｍ−”のほう素をイオン注入してＰ形反
転層４を形成しておく。そのあと熱酸化膜により厚さ２
０〜５０ｎｍのゲート酸化膜５を形成する。
さ０．８〜１．０μｍの素子分離用フィールド酸化膜３
を形成する。熱酸化時のほう素の偏析によるチャネル発
生を防ぐため、酸化されるＰ型シリコン基板表面にあら
かじめ注入量（ドース）Ｉ Ｘ １０”ｃｍ−”−２ｘ
ｌ Ｑ１３ｃｍ−”のほう素をイオン注入してＰ形反
転層４を形成しておく。そのあと熱酸化膜により厚さ２
０〜５０ｎｍのゲート酸化膜５を形成する。
つぎに第１図（ｃ）に示すようにＭＯＳトランジスタの
閾値電圧Ｖ、を制御するため、ゲート酸化膜５の直下に
チャネルドーピングを行なう。そのあと全面に厚さ０．
４〜０．５μｍのポリシリコンを堆積してから高濃度の
りんのドーピングを行なう。そしてＲＩＥ法によるドラ
イエツチングによりＭＯＳトランジスタの゛ゲート電極
となるポリシリコンロａ、６ｂとバイポーラトランジス
タのエミッタをとり囲むポリシリコンロｃとを形成する
。
閾値電圧Ｖ、を制御するため、ゲート酸化膜５の直下に
チャネルドーピングを行なう。そのあと全面に厚さ０．
４〜０．５μｍのポリシリコンを堆積してから高濃度の
りんのドーピングを行なう。そしてＲＩＥ法によるドラ
イエツチングによりＭＯＳトランジスタの゛ゲート電極
となるポリシリコンロａ、６ｂとバイポーラトランジス
タのエミッタをとり囲むポリシリコンロｃとを形成する
。
つぎに第１図（ｄ）に示すように厚さ１μｍのアルミニ
ウム７を堆積したのち、フォトレジストをマスクとして
、然りん酸によるウェットエツチングによりアルミニウ
ム７のバターニングを行ない、フォトレジストを除去す
る。そのあとほう素を加速電圧３０〜８０ｋＶ、注入量
（ドース〉ＩＸ １０１５〜Ｉ Ｘ １．０１６ｃｍ−
２イオン注入して、ＰチャネルＭＯＳトランジスタのソ
ース−ドレインとなる第１のＰ＋型層９、ＰＮＰバイポ
ーラトランジスタのエミッタとなる第２のＰ１型層１０
およびコレクタとなる第３のＰ＋型層１０ａを形成する
。
ウム７を堆積したのち、フォトレジストをマスクとして
、然りん酸によるウェットエツチングによりアルミニウ
ム７のバターニングを行ない、フォトレジストを除去す
る。そのあとほう素を加速電圧３０〜８０ｋＶ、注入量
（ドース〉ＩＸ １０１５〜Ｉ Ｘ １．０１６ｃｍ−
２イオン注入して、ＰチャネルＭＯＳトランジスタのソ
ース−ドレインとなる第１のＰ＋型層９、ＰＮＰバイポ
ーラトランジスタのエミッタとなる第２のＰ１型層１０
およびコレクタとなる第３のＰ＋型層１０ａを形成する
。
つぎに第１図（ｅ）に示すようにアルミニウム７を除去
してから厚さ１μｍのアルミニウム８を堆積したのち、
フォトレジストをマスクとして、熱りん酸によるウェッ
トエツチングによりアルミニウム８のバターニングを行
ない、フォトレジストを除去する。そのあとひ素を加速
電圧５０〜８０ｋＶ、注入量（ドース）ＩＸ１０１５〜
１×１０１６ｃｍ−２イオン注入して、ＮチャネルＭＯ
Ｓ）ランジスタのソース−ドレインとなる第１のＮ＋型
層１１とＰＮＰバイポーラトランジスタの高濃度外部ベ
ースとなる第２のＮ＋型層１２を形成する。
してから厚さ１μｍのアルミニウム８を堆積したのち、
フォトレジストをマスクとして、熱りん酸によるウェッ
トエツチングによりアルミニウム８のバターニングを行
ない、フォトレジストを除去する。そのあとひ素を加速
電圧５０〜８０ｋＶ、注入量（ドース）ＩＸ１０１５〜
１×１０１６ｃｍ−２イオン注入して、ＮチャネルＭＯ
Ｓ）ランジスタのソース−ドレインとなる第１のＮ＋型
層１１とＰＮＰバイポーラトランジスタの高濃度外部ベ
ースとなる第２のＮ＋型層１２を形成する。
つぎに第１図（ｆ）に示すようにアルミニウム８を除去
したのち、眉間絶縁膜１３を堆積し、コンタクトホール
開口、アルミニウム電極１４の形成により、Ｐチャネル
ＭＯＳトランジスタ、ＮチャネルＭＯＳ）ランジスタお
よびＰＮＰバイポーラトランジスタが完成する。
したのち、眉間絶縁膜１３を堆積し、コンタクトホール
開口、アルミニウム電極１４の形成により、Ｐチャネル
ＭＯＳトランジスタ、ＮチャネルＭＯＳ）ランジスタお
よびＰＮＰバイポーラトランジスタが完成する。
本発明の一実施例ではＰ型シリコン基板にＮウェルを形
成する、いわゆるＰサブＮウェル方式について述べたが
、本発明はこれに止まることなく、サブストレート型Ｎ
ＰＮトランジスタを有するＮサブＰウェル方式にも適用
が可能であることは明白である。
成する、いわゆるＰサブＮウェル方式について述べたが
、本発明はこれに止まることなく、サブストレート型Ｎ
ＰＮトランジスタを有するＮサブＰウェル方式にも適用
が可能であることは明白である。
本発明の半導体集積回路の製造方法では、サブストレー
ト型バイポーラトランジスタのエミッタは、ＲＩＥ法に
よるドライエツチングによって形成されている。
ト型バイポーラトランジスタのエミッタは、ＲＩＥ法に
よるドライエツチングによって形成されている。
その結果、工程数を増やすことなくフォトレジストマス
クの寸法通りのエミッタ形状が得られるので、精度の高
い順方向立ち上り電圧（ＶＰ ）を実現することができ
た。
クの寸法通りのエミッタ形状が得られるので、精度の高
い順方向立ち上り電圧（ＶＰ ）を実現することができ
た。
第１図（ａ）〜（ｆ）は本発明の一実施例を製造工程順
に説明する断面図、第２図（ａ）〜（ｆ〉は従来の技術
を工程順に説明する断面図である。 １・・・Ｐ型シリコン基板、２・・・Ｎウェル、３・・
・フィールド酸化膜、４・・・Ｐ型反転防止層、５・・
・ゲート酸化膜、６ａ、６ｂ・・・ポリシリコン（ゲー
ト電極〉、６ｃ・・・ポリシリコン、７．８・・・アル
ミニウム、９・・・第１のＰ＋型層（ソース−ドレイン
）、１０・・・第２のＰ＋型Ｎ（エミッタ）、１０ａ・
・・第３のＰ＋型層（コレクタ〉、１１・・・第１のＮ
＋型層（ソース−トレイン）、１２・・・第２のＮ＋型
層（外部ベース）、１３・・・層間絶縁膜、１４・・・
アルミニウム電極。
に説明する断面図、第２図（ａ）〜（ｆ〉は従来の技術
を工程順に説明する断面図である。 １・・・Ｐ型シリコン基板、２・・・Ｎウェル、３・・
・フィールド酸化膜、４・・・Ｐ型反転防止層、５・・
・ゲート酸化膜、６ａ、６ｂ・・・ポリシリコン（ゲー
ト電極〉、６ｃ・・・ポリシリコン、７．８・・・アル
ミニウム、９・・・第１のＰ＋型層（ソース−ドレイン
）、１０・・・第２のＰ＋型Ｎ（エミッタ）、１０ａ・
・・第３のＰ＋型層（コレクタ〉、１１・・・第１のＮ
＋型層（ソース−トレイン）、１２・・・第２のＮ＋型
層（外部ベース）、１３・・・層間絶縁膜、１４・・・
アルミニウム電極。
Claims (1)
- ＣＭＯＳ−ＦＥＴとサブストレート型バイポーラトラン
ジスタとを搭載した半導体集積回路の製造方法において
、第１導電型のシリコン基板表面に第２導電型の第１領
域と第２領域とを形成してから絶縁膜を形成したのち、
前記第１領域内のゲート電極領域と第２領域内の第３領
域をとり囲む領域とに、ポリシリコンを含む電極を形成
して、前記電極をマスクとするイオン注入により、前記
第１領域内に第１導電型のチャネルを有するＭＯＳ−Ｆ
ＥＴのソース−ドレインを形成すると同時に、前記第３
領域にバイポーラトランジスタのエミッタを形成するこ
とを特徴とする、半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1197601A JPH0387058A (ja) | 1989-07-28 | 1989-07-28 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1197601A JPH0387058A (ja) | 1989-07-28 | 1989-07-28 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0387058A true JPH0387058A (ja) | 1991-04-11 |
Family
ID=16377191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1197601A Pending JPH0387058A (ja) | 1989-07-28 | 1989-07-28 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0387058A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1024528A3 (en) * | 1999-01-29 | 2001-09-19 | Nec Corporation | Semiconductor device and method for manufacturing same |
| JP2011119344A (ja) * | 2009-12-01 | 2011-06-16 | Panasonic Corp | 半導体装置及びその製造方法 |
-
1989
- 1989-07-28 JP JP1197601A patent/JPH0387058A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1024528A3 (en) * | 1999-01-29 | 2001-09-19 | Nec Corporation | Semiconductor device and method for manufacturing same |
| JP2011119344A (ja) * | 2009-12-01 | 2011-06-16 | Panasonic Corp | 半導体装置及びその製造方法 |
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