JPH0251301B2 - - Google Patents
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- JPH0251301B2 JPH0251301B2 JP56167548A JP16754881A JPH0251301B2 JP H0251301 B2 JPH0251301 B2 JP H0251301B2 JP 56167548 A JP56167548 A JP 56167548A JP 16754881 A JP16754881 A JP 16754881A JP H0251301 B2 JPH0251301 B2 JP H0251301B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は直線性の優れた実用性の高いアナロ
グ・デイジタル変換器に関する。
グ・デイジタル変換器に関する。
高速度なアナログ・デイジタル変換を行うアナ
ログ・デイジタル変換器（Ａ／Ｄ変換器）として
第１図に示す如く構成された並直列形のものが知
られている。このＡ／Ｄ変換器は２ビツトプラス
２ビツトの４ビツト形のものであり、前段変換部
と後段変換部とにより構成されている。即ち、サ
ンプル回路１にサンプル・ホールドされたアナロ
グ信号は、前段変換部の並列に設けられた比較器
２ａ，２ｂ，２ｃに共通に入力され、直列に接続
された抵抗３ａ，３ｂ，３ｃ，３ｄを定電流源３
ｅにて駆動して得た複数の比較基準電圧とそれぞ
れレベル比較される。これらの比較器２ａ，２
ｂ，２ｃの比較結果をエンコーダ４に入力して前
記アナログ信号レベルを粗弁別してなる上位ビツ
トのデイジタルデータを得ている。またこのエン
コーダ４の出力を局部Ｄ／Ａ変換器５に入力して
上記デイジタルデータに対応した再生アナログ信
号を得、これを差分器６に入力して前記入力アナ
ログ信号との差を求める。このアナログ信号差は
上記前段のデイジタル変換処理によつて変換され
ることのなかつた最小弁別レベル以下の信号成分
からなるものである。従つてこの差分器６の出力
を後段の並列構成された比較器７ａ，７ｂ，７ｃ
に共通に導びき、直列に接続された抵抗８ａ，８
ｂ，８ｃ，８ｄを定電流源８ｅにて駆動して得ら
れる第２の比較基準電圧とレベル比較する。この
比較器７ａ，７ｂ，７ｃの比較結果をエンコーダ
９に得て、下位２ビツトのデイジタルデータを得
る。尚、前段変換部の比較基準電圧差は、後段変
換部の比較基準電圧差の2n倍（但し、ｎは下位ビ
ツト数）に設定される。これによりエンコーダ
４，９の出力として、上位２ビツトと下位２ビツ
トからなる計４ビツトのデイジタル信号を得る。
ログ・デイジタル変換器（Ａ／Ｄ変換器）として
第１図に示す如く構成された並直列形のものが知
られている。このＡ／Ｄ変換器は２ビツトプラス
２ビツトの４ビツト形のものであり、前段変換部
と後段変換部とにより構成されている。即ち、サ
ンプル回路１にサンプル・ホールドされたアナロ
グ信号は、前段変換部の並列に設けられた比較器
２ａ，２ｂ，２ｃに共通に入力され、直列に接続
された抵抗３ａ，３ｂ，３ｃ，３ｄを定電流源３
ｅにて駆動して得た複数の比較基準電圧とそれぞ
れレベル比較される。これらの比較器２ａ，２
ｂ，２ｃの比較結果をエンコーダ４に入力して前
記アナログ信号レベルを粗弁別してなる上位ビツ
トのデイジタルデータを得ている。またこのエン
コーダ４の出力を局部Ｄ／Ａ変換器５に入力して
上記デイジタルデータに対応した再生アナログ信
号を得、これを差分器６に入力して前記入力アナ
ログ信号との差を求める。このアナログ信号差は
上記前段のデイジタル変換処理によつて変換され
ることのなかつた最小弁別レベル以下の信号成分
からなるものである。従つてこの差分器６の出力
を後段の並列構成された比較器７ａ，７ｂ，７ｃ
に共通に導びき、直列に接続された抵抗８ａ，８
ｂ，８ｃ，８ｄを定電流源８ｅにて駆動して得ら
れる第２の比較基準電圧とレベル比較する。この
比較器７ａ，７ｂ，７ｃの比較結果をエンコーダ
９に得て、下位２ビツトのデイジタルデータを得
る。尚、前段変換部の比較基準電圧差は、後段変
換部の比較基準電圧差の2n倍（但し、ｎは下位ビ
ツト数）に設定される。これによりエンコーダ
４，９の出力として、上位２ビツトと下位２ビツ
トからなる計４ビツトのデイジタル信号を得る。
このように構成されたＡ／Ｄ変換器によれば、
並列的なレベル比較と、変換精度に対応した基準
レベルを多段に設定したレベル比較とにより、高
速度で高精度なアナログ・デイジタル変換処理を
行い得る。ところが、このＡ／Ｄ変換器では、局
部Ｄ／Ａ変換器５によつて上位２ビツトのデイジ
タルデータが示すアナログ電圧を得、入力アナロ
グ電圧との差を求めて下位ビツトの変換に供する
と云うアナログ処理を必要とする。この局部Ｄ／
Ａ変換器５は、例えば第２図ａに示すように、ト
ランジスタからなる電流スイツチと、これらの電
流スイツチによつて電流が切換えられるラダー抵
抗とによつて構成される。この為、上記ラダー抵
抗のばらつきと、電流の変動とによつて変換アナ
ログ電圧に誤差が生じ易い。即ち、この第２図ａ
に示す局部Ｄ／Ａ変換器は等価的に同図ｂの如く
示され、抵抗RC，REおよびトランジスタTRのベ
ース・エミツタ間電圧VBEのばらつきによつてそ
の出力電圧VOに次のような誤差が生じる。即ち、
誤差分をΔV，ΔRC，ΔRE，ΔVBEとしてそれぞれ
示すと、 ΔVO／VO＝ΔRC／RC−ΔRE／RE−ΔVBE／VE なる関係の誤差が生じる。但し、VEは抵抗REの
両端電圧である。しかして、抵抗RC，REのペア
性の誤差は一般に±0.5％程度存在し、またVBEの
ばらつきは±1mV程度存在する。この為、RCと
REとが等きいとしても、最悪の場合、出力電圧
VOの誤差 ΔVO／VO±１％ が生じる。この誤差に起因するＡ／Ｄ変換誤差を
防ぐには、上記出力電圧誤差を1LSB以下に抑え
ることが必要であり、極めて高精度な局部Ｄ／Ａ
変換器を必要とする。またこの誤差を抑えること
ができない場合、第３図に示すように上位ビツト
のビツトデータ変化点において、所謂つなぎ誤差
が発生し、結局直線性の良い高精度なアナログ・
デイジタル変換をなし得なくなる。
並列的なレベル比較と、変換精度に対応した基準
レベルを多段に設定したレベル比較とにより、高
速度で高精度なアナログ・デイジタル変換処理を
行い得る。ところが、このＡ／Ｄ変換器では、局
部Ｄ／Ａ変換器５によつて上位２ビツトのデイジ
タルデータが示すアナログ電圧を得、入力アナロ
グ電圧との差を求めて下位ビツトの変換に供する
と云うアナログ処理を必要とする。この局部Ｄ／
Ａ変換器５は、例えば第２図ａに示すように、ト
ランジスタからなる電流スイツチと、これらの電
流スイツチによつて電流が切換えられるラダー抵
抗とによつて構成される。この為、上記ラダー抵
抗のばらつきと、電流の変動とによつて変換アナ
ログ電圧に誤差が生じ易い。即ち、この第２図ａ
に示す局部Ｄ／Ａ変換器は等価的に同図ｂの如く
示され、抵抗RC，REおよびトランジスタTRのベ
ース・エミツタ間電圧VBEのばらつきによつてそ
の出力電圧VOに次のような誤差が生じる。即ち、
誤差分をΔV，ΔRC，ΔRE，ΔVBEとしてそれぞれ
示すと、 ΔVO／VO＝ΔRC／RC−ΔRE／RE−ΔVBE／VE なる関係の誤差が生じる。但し、VEは抵抗REの
両端電圧である。しかして、抵抗RC，REのペア
性の誤差は一般に±0.5％程度存在し、またVBEの
ばらつきは±1mV程度存在する。この為、RCと
REとが等きいとしても、最悪の場合、出力電圧
VOの誤差 ΔVO／VO±１％ が生じる。この誤差に起因するＡ／Ｄ変換誤差を
防ぐには、上記出力電圧誤差を1LSB以下に抑え
ることが必要であり、極めて高精度な局部Ｄ／Ａ
変換器を必要とする。またこの誤差を抑えること
ができない場合、第３図に示すように上位ビツト
のビツトデータ変化点において、所謂つなぎ誤差
が発生し、結局直線性の良い高精度なアナログ・
デイジタル変換をなし得なくなる。
本発明はこのような事情を考慮してなされたも
ので、その目的とするところは、局部Ｄ／Ａ変換
器の誤差に起因するつなぎ誤差の発生を招くこと
なしに、直線性の良い高精度なアナログ・デイジ
タル変換を高速度に実行することのできる実用性
の高いアナログ・デイジタル変換器を提供するに
ある。
ので、その目的とするところは、局部Ｄ／Ａ変換
器の誤差に起因するつなぎ誤差の発生を招くこと
なしに、直線性の良い高精度なアナログ・デイジ
タル変換を高速度に実行することのできる実用性
の高いアナログ・デイジタル変換器を提供するに
ある。
本発明では、まず第１の分圧回路で得られた複
数の第１の基準電圧とアナログ入力信号レベルと
を上記第１の基準電圧に対応させて設けられた複
数の第１の比較器に比較して、上記アナログ入力
信号の上位ビツト側デイジタル信号を得、続いて
第１の比較器の比較結果に基づき動作をするスイ
ツチ回路によつて上記複数の第１の基準電圧のう
ち、アナログ入力信号のレベルと最も近い高レベ
ル側基準電圧と低レベル側基準電圧とを選択す
る。そして、これら選択された２つの基準電圧を
第２の分圧回路に与えて両基準電圧間を更に第２
の分圧回路で分圧し、得られた複数の第２の基準
電圧と上記アナログ入力信号のレベルとを第２の
比較器で比較して上記アナログ入力信号の下位ビ
ツト側であるデイジタル信号を得るようにしてい
る。
数の第１の基準電圧とアナログ入力信号レベルと
を上記第１の基準電圧に対応させて設けられた複
数の第１の比較器に比較して、上記アナログ入力
信号の上位ビツト側デイジタル信号を得、続いて
第１の比較器の比較結果に基づき動作をするスイ
ツチ回路によつて上記複数の第１の基準電圧のう
ち、アナログ入力信号のレベルと最も近い高レベ
ル側基準電圧と低レベル側基準電圧とを選択す
る。そして、これら選択された２つの基準電圧を
第２の分圧回路に与えて両基準電圧間を更に第２
の分圧回路で分圧し、得られた複数の第２の基準
電圧と上記アナログ入力信号のレベルとを第２の
比較器で比較して上記アナログ入力信号の下位ビ
ツト側であるデイジタル信号を得るようにしてい
る。
以下、図面を参照して本発明の一実施例につき
説明する。
説明する。
第４図は実施例に係るＡ／Ｄ変換器の概略構成
図で、ここでは２ビツトプラス２ビツトの４ビツ
ト変換のものが示される。アナログ入力信号はサ
ンプル回路１１によりサンプル・ホールドされて
並列に構成された３つの第１の比較器１２ａ，１
２ｂ，１２ｃにそれぞれ共通に入力される。これ
らの比較器１２ａ，１２ｂ，１２ｃには、基準電
圧発生器１３が発生した所定レベルの比較基準電
圧（第１の基準電圧）がそれぞれ与えられてお
り、前記アナログ入力電圧はこれらの比較基準電
圧とそれぞれレベル比較される。上記基準電圧発
生器１３は、一端を所定電位Vrefに固定してなる
直列に接続された４つの抵抗１３ａ，１３ｂ，１
３ｃ，１３ｄに定電流源１３ｅにより一定電流を
供給し、各抵抗１３ａ，１３ｂ，１３ｃ，１３ｄ
の端子から所定レベルの基準電圧を発生させる第
１の分圧回路となるものである。しかして、各基
準電圧は例えばVref，V11，V10，V01，V00とし
て一定レベル差に定められる。尚、VrefとV00と
のレベル差はアナログ入力電圧のダイナミツクレ
ンジと等しく設定される。そして前記比較器１２
ａ，１２ｂ，１２ｃはこれらの基準電圧のうち、
V11，V10，V01をそれぞれ入力してアナログ入力
電圧のレベルVioとレベル比較し、例えばV11，
V10，V01Vioなるとき、論理“１”なる信号
を、またその他の場合には論理“０”なる信号を
比較結果として出力するようになつている。
図で、ここでは２ビツトプラス２ビツトの４ビツ
ト変換のものが示される。アナログ入力信号はサ
ンプル回路１１によりサンプル・ホールドされて
並列に構成された３つの第１の比較器１２ａ，１
２ｂ，１２ｃにそれぞれ共通に入力される。これ
らの比較器１２ａ，１２ｂ，１２ｃには、基準電
圧発生器１３が発生した所定レベルの比較基準電
圧（第１の基準電圧）がそれぞれ与えられてお
り、前記アナログ入力電圧はこれらの比較基準電
圧とそれぞれレベル比較される。上記基準電圧発
生器１３は、一端を所定電位Vrefに固定してなる
直列に接続された４つの抵抗１３ａ，１３ｂ，１
３ｃ，１３ｄに定電流源１３ｅにより一定電流を
供給し、各抵抗１３ａ，１３ｂ，１３ｃ，１３ｄ
の端子から所定レベルの基準電圧を発生させる第
１の分圧回路となるものである。しかして、各基
準電圧は例えばVref，V11，V10，V01，V00とし
て一定レベル差に定められる。尚、VrefとV00と
のレベル差はアナログ入力電圧のダイナミツクレ
ンジと等しく設定される。そして前記比較器１２
ａ，１２ｂ，１２ｃはこれらの基準電圧のうち、
V11，V10，V01をそれぞれ入力してアナログ入力
電圧のレベルVioとレベル比較し、例えばV11，
V10，V01Vioなるとき、論理“１”なる信号
を、またその他の場合には論理“０”なる信号を
比較結果として出力するようになつている。
しかしてこれらの比較器１２ａ，１２ｂ，１２
ｃの出力は並列的に設けられた４つの排他的論理
和回路（EX−OR）１４ａ，１４ｂ，１４ｃ，
１４ｄの隣接する２つに対してそれぞれ与えられ
る。EX−OR１４ａは論理“１”信号と比較器
１２ａの出力とを入力し、EX−OR１４ｂは比
較器１２ａ，１２ｂの各出力を入力し、EX−
OR１４ｃは比較器１２ｂ，１２ｃの各出力を入
力し、またEX−OR１４ｄは比較器１２ｃの出
力と論理“０”信号とを入力してそれぞれ論理処
理している。これらのEX−OR１４ａ，１４ｂ，
１４ｃ，１４ｄの論理出力をエンコーダ１５に入
力してエンコード処理し、ここに前記比較基準電
位V11，V10，V01にて弁別されたアナログ入力電
圧Vioに対する上位２ビツトのデイジタルデータ
を得ている。
ｃの出力は並列的に設けられた４つの排他的論理
和回路（EX−OR）１４ａ，１４ｂ，１４ｃ，
１４ｄの隣接する２つに対してそれぞれ与えられ
る。EX−OR１４ａは論理“１”信号と比較器
１２ａの出力とを入力し、EX−OR１４ｂは比
較器１２ａ，１２ｂの各出力を入力し、EX−
OR１４ｃは比較器１２ｂ，１２ｃの各出力を入
力し、またEX−OR１４ｄは比較器１２ｃの出
力と論理“０”信号とを入力してそれぞれ論理処
理している。これらのEX−OR１４ａ，１４ｂ，
１４ｃ，１４ｄの論理出力をエンコーダ１５に入
力してエンコード処理し、ここに前記比較基準電
位V11，V10，V01にて弁別されたアナログ入力電
圧Vioに対する上位２ビツトのデイジタルデータ
を得ている。
一方、前記基準電圧発生器１３が発生する比較
基準電圧Vref，V11，V10，V01，V00は、前記EX
−OR１４ａ，１４ｂ，１４ｃ，１４ｄの出力に
よつて択一的に導通制御されるスイツチ１６ａ，
１６ｂ，１６ｃ，１６ｄに入力されている。これ
らのスイツチ１６ａ，１６ｂ，１６ｃ，１６ｄ
は、前記比較基準電圧Vref，V11，V10，V01のう
ちアナログ入力電圧Vioのレベルよりも高く、且
つその中で最もレベルの低い基準電圧を選択して
直列に接続された抵抗１７ａ，１７ｂ，１７ｃ，
１７ｄからなる分圧器（第２の分圧回路）の一方
の端子に供給すると共に、上記比較基準電圧
V11，V10，V01，V00のうちからアナログ入力電
圧Vioのレベルより低く、且つその中で最もレベ
ルの高い基準電圧を選択して上記分圧器の他方の
端子に供給するものである。従つて、EX−OR
１４ａ，１４ｂ，１４ｃ，１４ｄの出力によつて
制御されるスイツチ１６ａ，１６ｂ，１６ｃ，１
６ｄによつて、アナログ入力電圧Vioのレベルに
最も近い高レベルの基準電圧と低レベルの基準電
圧とが選択され、分圧器の両端に印加される。ま
たこの分圧器を構成する前記抵抗１７ａ，１７
ｂ，１７ｃ，１７ｄは、例えば相互に等しい抵抗
値を有して、上記選択されて印加された基準電圧
の電位差を等分割して２次基準電圧（第２の基準
電圧）を生成するものであり、２次基準電圧v11，
v10，v01の各電位差は変換最小ビツト値、つまり
LSBに相当したものとなつている。そしてこれ
らの２次基準電圧v11，v10，v01は、前記アナログ
入力電圧を共通に入力する第２の比較器１８ａ，
１８ｂ，１８ｃに与えられ、アナログ入力電圧
Vioのレベル判定に供されている。これらの比較
器１８ａ，１８ｂ，１８ｃのレベル判定結果を得
てエンコーダ１９は前記アナログ入力信号Vioに
対する下位２ビツトのデイジタルデータを得てい
る。
基準電圧Vref，V11，V10，V01，V00は、前記EX
−OR１４ａ，１４ｂ，１４ｃ，１４ｄの出力に
よつて択一的に導通制御されるスイツチ１６ａ，
１６ｂ，１６ｃ，１６ｄに入力されている。これ
らのスイツチ１６ａ，１６ｂ，１６ｃ，１６ｄ
は、前記比較基準電圧Vref，V11，V10，V01のう
ちアナログ入力電圧Vioのレベルよりも高く、且
つその中で最もレベルの低い基準電圧を選択して
直列に接続された抵抗１７ａ，１７ｂ，１７ｃ，
１７ｄからなる分圧器（第２の分圧回路）の一方
の端子に供給すると共に、上記比較基準電圧
V11，V10，V01，V00のうちからアナログ入力電
圧Vioのレベルより低く、且つその中で最もレベ
ルの高い基準電圧を選択して上記分圧器の他方の
端子に供給するものである。従つて、EX−OR
１４ａ，１４ｂ，１４ｃ，１４ｄの出力によつて
制御されるスイツチ１６ａ，１６ｂ，１６ｃ，１
６ｄによつて、アナログ入力電圧Vioのレベルに
最も近い高レベルの基準電圧と低レベルの基準電
圧とが選択され、分圧器の両端に印加される。ま
たこの分圧器を構成する前記抵抗１７ａ，１７
ｂ，１７ｃ，１７ｄは、例えば相互に等しい抵抗
値を有して、上記選択されて印加された基準電圧
の電位差を等分割して２次基準電圧（第２の基準
電圧）を生成するものであり、２次基準電圧v11，
v10，v01の各電位差は変換最小ビツト値、つまり
LSBに相当したものとなつている。そしてこれ
らの２次基準電圧v11，v10，v01は、前記アナログ
入力電圧を共通に入力する第２の比較器１８ａ，
１８ｂ，１８ｃに与えられ、アナログ入力電圧
Vioのレベル判定に供されている。これらの比較
器１８ａ，１８ｂ，１８ｃのレベル判定結果を得
てエンコーダ１９は前記アナログ入力信号Vioに
対する下位２ビツトのデイジタルデータを得てい
る。
このように構成されたＡ／Ｄ変換器によれば、
今、アナログ入力電圧Vioのレベルが基準電圧
V10，V11の間にあるとすると、 V00＜V01＜V10＜Vin＜V11＜Vref なる関係から、比較器１２ｂ，１２ｃがそれぞれ
論理“０”を出力し、比較器１２ａは論理“１”
を出力する。従つて、これらの比較結果により、
EX−OR１４ｂにのみ論理“１”になる出力を
得、これによつてスイツチ１６ｂが択一的に導通
される。これによつてアナログ入力電圧Vioのレ
ベルに最も近い高レベル側の基準電圧V11と低レ
ベル側の基準電圧V10とがそれぞれ選択され、分
圧器の両端に印加されることになる。この隣接す
る基準電圧間の電位差を4vとすると、分圧器は
これを４等分して、２次基準電圧v11，v10，v01を
生成する。従つてこれらの２次基準電圧は v11＝V10＋3v v10＝V10＋2v v01＝Ｖ＋ｖ となる。そしてアナログ入力電圧Vioは、これら
の２次基準電圧v11，v10，v01によつて更に細かい
レベルで弁別される。
今、アナログ入力電圧Vioのレベルが基準電圧
V10，V11の間にあるとすると、 V00＜V01＜V10＜Vin＜V11＜Vref なる関係から、比較器１２ｂ，１２ｃがそれぞれ
論理“０”を出力し、比較器１２ａは論理“１”
を出力する。従つて、これらの比較結果により、
EX−OR１４ｂにのみ論理“１”になる出力を
得、これによつてスイツチ１６ｂが択一的に導通
される。これによつてアナログ入力電圧Vioのレ
ベルに最も近い高レベル側の基準電圧V11と低レ
ベル側の基準電圧V10とがそれぞれ選択され、分
圧器の両端に印加されることになる。この隣接す
る基準電圧間の電位差を4vとすると、分圧器は
これを４等分して、２次基準電圧v11，v10，v01を
生成する。従つてこれらの２次基準電圧は v11＝V10＋3v v10＝V10＋2v v01＝Ｖ＋ｖ となる。そしてアナログ入力電圧Vioは、これら
の２次基準電圧v11，v10，v01によつて更に細かい
レベルで弁別される。
従つてアナログ入力電圧Vioは、前段の比較器
１２ａ，１２ｂ，１２ｃにより粗い量子化ステツ
プでレベル弁別されて上位ビツトのデイジタルデ
ータに変換されたのち、この変換データに従つて
比較レベル領域が細かく設定された後段の比較器
１８ａ，１８ｂ，１８ｃにより、細かい量子化ス
テツプでレベル弁別されて下位ビツトのデイジタ
ルデータに変換されることになる。故に、エンコ
ーダ１５，１９によつて得られる上位および下位
のビツトデータを合成すれば、ここにアナログ入
力電圧Vioのレベルに相当したデイジタルデータ
を得ることができる。
１２ａ，１２ｂ，１２ｃにより粗い量子化ステツ
プでレベル弁別されて上位ビツトのデイジタルデ
ータに変換されたのち、この変換データに従つて
比較レベル領域が細かく設定された後段の比較器
１８ａ，１８ｂ，１８ｃにより、細かい量子化ス
テツプでレベル弁別されて下位ビツトのデイジタ
ルデータに変換されることになる。故に、エンコ
ーダ１５，１９によつて得られる上位および下位
のビツトデータを合成すれば、ここにアナログ入
力電圧Vioのレベルに相当したデイジタルデータ
を得ることができる。
かくしてこのＡ／Ｄ変換器によれば、上位ビツ
トの変換データに従つて、この上位ビツトのデイ
ジタル変換に供した基準電圧を選択的に抽出し、
この基準電圧を直接利用して２次基準電圧を得て
下位ビツトのデイジタル変換に供するので、アナ
ログ入力電圧Vioのレベルに応じて設定される２
次基準電圧と、基準電圧とのレベル的なつながり
が非常に直線性の良いものとなる。しかも従来の
ように、初段で上位ビツトデータを求め、これ
を、局部的にＤ／Ａ変換してアナログ入力電圧
Vioとのレベル差を求めて、初段と同様に２段目
も複数の抵抗を定電流源で駆動させて複数の比較
基準電圧を発生させる回路を用い、下位ビツト変
換用の電圧分を得ているものと異なり、その処理
にアナログ信号を扱わないから、つながり誤差等
の発生がない。つまり、アナログ入力電圧Vioを
直接的にレベル判定してデイジタル変換を行うの
で、変換特性（直線性）が極めて良好になる。そ
の上、従来のような局部Ｄ／Ａ変換器等のアナロ
グ処理回路が不要なので、構成の大幅な簡略化を
図り得、実用的利点が多大である。
トの変換データに従つて、この上位ビツトのデイ
ジタル変換に供した基準電圧を選択的に抽出し、
この基準電圧を直接利用して２次基準電圧を得て
下位ビツトのデイジタル変換に供するので、アナ
ログ入力電圧Vioのレベルに応じて設定される２
次基準電圧と、基準電圧とのレベル的なつながり
が非常に直線性の良いものとなる。しかも従来の
ように、初段で上位ビツトデータを求め、これ
を、局部的にＤ／Ａ変換してアナログ入力電圧
Vioとのレベル差を求めて、初段と同様に２段目
も複数の抵抗を定電流源で駆動させて複数の比較
基準電圧を発生させる回路を用い、下位ビツト変
換用の電圧分を得ているものと異なり、その処理
にアナログ信号を扱わないから、つながり誤差等
の発生がない。つまり、アナログ入力電圧Vioを
直接的にレベル判定してデイジタル変換を行うの
で、変換特性（直線性）が極めて良好になる。そ
の上、従来のような局部Ｄ／Ａ変換器等のアナロ
グ処理回路が不要なので、構成の大幅な簡略化を
図り得、実用的利点が多大である。
ところで、上記したＡ／Ｄ変換器を構成する場
合、EX−ORとスイツチとからなるスイツチ回
路を例えば等価的に第５図に示すように構成すれ
ばよい。即ち、基準電圧Vref，V11，V10，V01，
V00をエミツタホロアトランジスタＡ，Ｂを介し
てそれぞれ入力するようにし、その出力をエミツ
タを共通接続してなる電流スイツチトランジスタ
Ｃ，Ｄにそれぞれ与える。そして、これらの電流
スイツチトランジスタＣ，Ｄを、比較器１２ａ，
１２ｂ，１２ｃの出力を受けてON／OFF動作す
るスイツチトランジスタＥ，Ｆを介して選択的に
導通制御するように構成する。そして、前記電流
スイツチトランジスタＣ，Ｄの共通接続されたエ
ミツタ間に分圧器を接続して２次基準電圧をそれ
ぞれ得るようにする。
合、EX−ORとスイツチとからなるスイツチ回
路を例えば等価的に第５図に示すように構成すれ
ばよい。即ち、基準電圧Vref，V11，V10，V01，
V00をエミツタホロアトランジスタＡ，Ｂを介し
てそれぞれ入力するようにし、その出力をエミツ
タを共通接続してなる電流スイツチトランジスタ
Ｃ，Ｄにそれぞれ与える。そして、これらの電流
スイツチトランジスタＣ，Ｄを、比較器１２ａ，
１２ｂ，１２ｃの出力を受けてON／OFF動作す
るスイツチトランジスタＥ，Ｆを介して選択的に
導通制御するように構成する。そして、前記電流
スイツチトランジスタＣ，Ｄの共通接続されたエ
ミツタ間に分圧器を接続して２次基準電圧をそれ
ぞれ得るようにする。
しかして、このようなトランジスタ回路で構成
されたスイツチ回路によれば、スイツチトランジ
スタＥ，Ｆの導通によつて電流スイツチトランジ
スタＣ，Ｄへの電流が吸込まれ、結局その対応す
る電流スイツチングトランジスタＣ，ＤがOFF
動作することになる。この結果、導通状態にある
電流スイツチトランジスタＣ，Ｄに印加される基
準電圧のうちの最高レベルのものが、そのエミツ
タに現われることになり、ここに前述した条件で
基準電圧が選択されることになる。
されたスイツチ回路によれば、スイツチトランジ
スタＥ，Ｆの導通によつて電流スイツチトランジ
スタＣ，Ｄへの電流が吸込まれ、結局その対応す
る電流スイツチングトランジスタＣ，ＤがOFF
動作することになる。この結果、導通状態にある
電流スイツチトランジスタＣ，Ｄに印加される基
準電圧のうちの最高レベルのものが、そのエミツ
タに現われることになり、ここに前述した条件で
基準電圧が選択されることになる。
尚、このようにして基準電圧を選択的に抽出し
て２次基準電圧を生成する場合、エミツタホロア
トランジスタＡ，Ｂと電流スイツチトランジスタ
Ｃ，Ｄとを２段に亘つて通過した分だけ、基準電
圧のレベルシフトが生じる。従つて、このように
してスイツチ回路を構成した場合には、後段の比
較器１８ａ，１８ｂ，１８ｃに導びくアナログ入
力電圧Vioを、例えば第６図ａ，ｂにそれぞれ示
すようなレベルシフト回路を介して与えるように
すればよい。第６図ａはダーリント接続された２
段のトランジスタによつて、先の基準電圧と同じ
レベルシフトをアナログ入力電圧Vioに与えるよ
うにしたものであり、また同図ｂは２段に構成さ
れたエミツタホロアトランジスタによつて同様な
レベルシフトを与えるようにしたものである。い
ずれのレベルシフト回路を用いるにしろ、要はア
ナログ入力電圧と選択する基準電圧とに同じ量の
レベルシフトを与え、そのレベル関係を維持する
ようにすればよい。
て２次基準電圧を生成する場合、エミツタホロア
トランジスタＡ，Ｂと電流スイツチトランジスタ
Ｃ，Ｄとを２段に亘つて通過した分だけ、基準電
圧のレベルシフトが生じる。従つて、このように
してスイツチ回路を構成した場合には、後段の比
較器１８ａ，１８ｂ，１８ｃに導びくアナログ入
力電圧Vioを、例えば第６図ａ，ｂにそれぞれ示
すようなレベルシフト回路を介して与えるように
すればよい。第６図ａはダーリント接続された２
段のトランジスタによつて、先の基準電圧と同じ
レベルシフトをアナログ入力電圧Vioに与えるよ
うにしたものであり、また同図ｂは２段に構成さ
れたエミツタホロアトランジスタによつて同様な
レベルシフトを与えるようにしたものである。い
ずれのレベルシフト回路を用いるにしろ、要はア
ナログ入力電圧と選択する基準電圧とに同じ量の
レベルシフトを与え、そのレベル関係を維持する
ようにすればよい。
また前記スイツチ回路をMOSトランジスタに
より構成する場合には、例えば第７図に示すよう
にして実現できる。この場合、MOSトランジス
タをスイツチとして用いて、基準電圧をそれぞれ
選択し、選択された基準電圧を直列に接続された
コンデンサの両端間に印加してその電位差を分圧
すればよい。
より構成する場合には、例えば第７図に示すよう
にして実現できる。この場合、MOSトランジス
タをスイツチとして用いて、基準電圧をそれぞれ
選択し、選択された基準電圧を直列に接続された
コンデンサの両端間に印加してその電位差を分圧
すればよい。
このようにしてトランジスタ回路あるいは
MOSトランジスタ回路によつてスイツチ回路を
構成しても、基本的には第４図に示すスイツチ回
路と等価である。従つて実回路を構成するに際し
ては、Ａ／Ｄ変換器に要求される仕様や構成素子
の特性を考慮した上で設計すればよい。
MOSトランジスタ回路によつてスイツチ回路を
構成しても、基本的には第４図に示すスイツチ回
路と等価である。従つて実回路を構成するに際し
ては、Ａ／Ｄ変換器に要求される仕様や構成素子
の特性を考慮した上で設計すればよい。
以上、本発明の実施例に係るＡ／Ｄ変換器につ
いて説明したように、アナログ入力電圧を複数の
基準電圧に対してレベル弁別して上位ビツト群の
デイジタルデータを得たのち、このデータによつ
て特定される基準電圧範囲に対して２次基準電圧
を定めて上記アナログ入力電圧を直接的にレベル
弁別して下位ビツト群のデイジタルデータを得て
いる。故に、各比較基準電圧をつながり良く高精
度に設定できると共に、アナログ入力電圧をこれ
らの比較基準電圧と直接的にレベル比較するの
で、従来のようなつながり誤差を生じることな
く、直線性の良い高精度なアナログ・デイジタル
変換が可能となる。また、本発明によれば、第２
の分圧回路は第１の分圧回路の各セグメントに共
通のものとして一つ備えられているのみであり、
この第２の分圧回路の両端電圧に入力信号レベル
に近い高・低両レベルの基準電圧をスイツチ回路
で選択的に与えるようにしているので、第２の基
準電圧として最低限必要な基準電圧のみが生成さ
れるようになつている。このため、分圧回路の素
子数がスイツチ、接続線等は非常に少なくて済
む。このような構成要素の削減効果はAD変換器
のビツト数の増加に伴つて顕著に現われ、また回
路の集積化を図る上においても極めて有利であ
る。
いて説明したように、アナログ入力電圧を複数の
基準電圧に対してレベル弁別して上位ビツト群の
デイジタルデータを得たのち、このデータによつ
て特定される基準電圧範囲に対して２次基準電圧
を定めて上記アナログ入力電圧を直接的にレベル
弁別して下位ビツト群のデイジタルデータを得て
いる。故に、各比較基準電圧をつながり良く高精
度に設定できると共に、アナログ入力電圧をこれ
らの比較基準電圧と直接的にレベル比較するの
で、従来のようなつながり誤差を生じることな
く、直線性の良い高精度なアナログ・デイジタル
変換が可能となる。また、本発明によれば、第２
の分圧回路は第１の分圧回路の各セグメントに共
通のものとして一つ備えられているのみであり、
この第２の分圧回路の両端電圧に入力信号レベル
に近い高・低両レベルの基準電圧をスイツチ回路
で選択的に与えるようにしているので、第２の基
準電圧として最低限必要な基準電圧のみが生成さ
れるようになつている。このため、分圧回路の素
子数がスイツチ、接続線等は非常に少なくて済
む。このような構成要素の削減効果はAD変換器
のビツト数の増加に伴つて顕著に現われ、また回
路の集積化を図る上においても極めて有利であ
る。
尚、本発明は上記実施例に限定されるものでは
なく、変換ビツト数は仕様に応じて定めればよ
い。また分圧器を直列接続した抵抗で実現しても
よく、また第７図に示すように直列接続したコン
デンサにより実現してもよい。更には、上位およ
び下位のビツト数をそれぞれ独立に定めることも
勿論可能である。要するに本発明はその要旨を逸
脱しない範囲で実施することができる。
なく、変換ビツト数は仕様に応じて定めればよ
い。また分圧器を直列接続した抵抗で実現しても
よく、また第７図に示すように直列接続したコン
デンサにより実現してもよい。更には、上位およ
び下位のビツト数をそれぞれ独立に定めることも
勿論可能である。要するに本発明はその要旨を逸
脱しない範囲で実施することができる。
第１図は従来のＡ／Ｄ変換器の一例を示す構成
図、第２図ａ，ｂは局部Ｄ／Ａ変換器の構成とそ
の等価回路を示す図、第３図はつながり誤差を示
す図、第４図は本発明の一実施例を示すＡ／Ｄ変
換器の概略構成図、第５図は同実施例のスイツチ
回路の構成例を示す図、第６図ａ，ｂはレベルシ
フト回路の構成例を示す図、第７図はMOSトラ
ンジスタで構成されたスイツチ回路を示す図であ
る。 １１……サンプル回路、１２ａ，１２ｂ，１２
ｃ……第１の比較器、１３……基準電圧発生器、
１４ａ，１４ｂ，１４ｃ，１４ｄ……排他的論理
和回路、１５……エンコーダ、１６ａ，１６ｂ，
１６ｃ，１６ｄ……スイツチ、１７，１７ａ，１
７ｂ，１７ｃ……分圧器、１８ａ，１８ｂ，１８
ｃ……第２の比較器、１９……エンコーダ。
図、第２図ａ，ｂは局部Ｄ／Ａ変換器の構成とそ
の等価回路を示す図、第３図はつながり誤差を示
す図、第４図は本発明の一実施例を示すＡ／Ｄ変
換器の概略構成図、第５図は同実施例のスイツチ
回路の構成例を示す図、第６図ａ，ｂはレベルシ
フト回路の構成例を示す図、第７図はMOSトラ
ンジスタで構成されたスイツチ回路を示す図であ
る。 １１……サンプル回路、１２ａ，１２ｂ，１２
ｃ……第１の比較器、１３……基準電圧発生器、
１４ａ，１４ｂ，１４ｃ，１４ｄ……排他的論理
和回路、１５……エンコーダ、１６ａ，１６ｂ，
１６ｃ，１６ｄ……スイツチ、１７，１７ａ，１
７ｂ，１７ｃ……分圧器、１８ａ，１８ｂ，１８
ｃ……第２の比較器、１９……エンコーダ。
Claims (1)
- 【特許請求の範囲】 １ 複数の素子を直列接続して構成され所定電圧
を分圧してレベルの異なる複数の第１の基準電圧
を生成する第１の分圧回路と、上記複数の第１の
基準電圧にそれぞれ対応させて設けられ前記各第
１の基準電圧とアナログ入力信号のレベルとをそ
れぞれ比較する複数の第１の比較器と、前記第１
の分圧回路の各素子の両端に接続される入力端及
び一対の出力端を有し前記第１の比較器の比較結
果に基づいて選択的に前記アナログ入力信号レベ
ルに最も近い高レベル側基準電圧と低レベル側基
準電圧とが与えられている入力端を上記出力端に
接続するスイツチ回路と、このスイツチ回路の前
記出力端間に複数の素子を直列接続して構成され
上記スイツチ回路で選択された前記低レベル側基
準電圧から高レベル側基準電圧までの電圧を分圧
してレベルの異なる複数の第２の基準電圧を生成
する第２の分圧回路と、前記複数の第２の基準電
圧にそれぞれ対応させて設けられ前記各第２の基
準電圧と前記アナログ入力信号のレベルとをそれ
ぞれ比較する複数の第２の比較器と、前記第１の
比較器の出力結果に基づいて前記アナログ入力信
号に対する上位ビツト側デイジタル信号を得ると
ともに前記第２の比較器の出力結果に基づいて前
記アナログ入力信号に対する下位ビツト側デイジ
タル信号を得る手段とを具備したことを特徴とす
るアナログ・デイジタル変換器。 ２ 前記第１及び第２の分圧回路を構成する複数
の素子は、抵抗素子であることを特徴とする特許
請求の範囲第１項記載のアナログ・デイジタル変
換器。 ３ 前記第１及び第２の分圧回路を構成する複数
の素子は、容量素子であることを特徴とする特許
請求の範囲第１項記載のアナログ・デイジタル変
換器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56167548A JPS5869111A (ja) | 1981-10-20 | 1981-10-20 | アナログ・ディジタル変換器 |
| US06/419,475 US4542370A (en) | 1981-10-20 | 1982-09-17 | Cascade-comparator A/D converter |
| EP82108738A EP0077470B1 (en) | 1981-10-20 | 1982-09-21 | Cascade-comparator a/d converter |
| DE8282108738T DE3279636D1 (en) | 1981-10-20 | 1982-09-21 | Cascade-comparator a/d converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56167548A JPS5869111A (ja) | 1981-10-20 | 1981-10-20 | アナログ・ディジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5869111A JPS5869111A (ja) | 1983-04-25 |
| JPH0251301B2 true JPH0251301B2 (ja) | 1990-11-07 |
Family
ID=15851751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56167548A Granted JPS5869111A (ja) | 1981-10-20 | 1981-10-20 | アナログ・ディジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5869111A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6097727A (ja) * | 1983-11-01 | 1985-05-31 | Mitsubishi Electric Corp | Ａ／ｄ変換器 |
| US4612531A (en) * | 1985-02-12 | 1986-09-16 | Rca Corporation | Intermeshed resistor network for analog to digital conversion |
| JP2789697B2 (ja) * | 1989-08-01 | 1998-08-20 | 松下電器産業株式会社 | 並列型ａｄ変換器 |
| JPH0443718A (ja) * | 1990-06-11 | 1992-02-13 | Matsushita Electric Ind Co Ltd | 並列型ａ／ｄ変換器 |
| JP2003218696A (ja) * | 2002-01-28 | 2003-07-31 | Sakai Yasue | アナログデジタル変換装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5355947A (en) * | 1976-10-29 | 1978-05-20 | Takeda Riken Ind Co Ltd | Analoggtoodigital converter |
| JPS5623026A (en) * | 1979-08-03 | 1981-03-04 | Nec Corp | Analog-digital conversion unit |
-
1981
- 1981-10-20 JP JP56167548A patent/JPS5869111A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5869111A (ja) | 1983-04-25 |
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