JPH025140A - シミュレーシヨン方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順で本発明を説明する。

Ａ、産業上の利用分野 Ｂ、従来技術 Ｃ０発明が解決しようとする問題点 り１問題点を解決するための手段 Ｅ、実施例 Ｅｌ、処理システム環境（第１図） Ｅ２．シミュレーションの概要（第２図）Ｅ３．条件コ
ードのフラグ解析（第３Ａ図〜第３Ｄ図、第４図） Ｅ４．命令アドレスの翻訳（第５図〜第７図）Ｅ５．　
メモリ・マツピング（第８図〜第１０図） Ｆ１発明の効果 Ａ、産業上の利用分野 本発明は、第１の処理システムの特定の第１のプロセッ
サ用に書かれたアプリケーションを実行するデータ処理
システムに関し、さらに具体的には、異なる第２のプロ
セッサを存する第２の処理システム上でそれらのアプリ
ケーションを実行するため第１のプロセッサをシミュレ
ートするシステム及び方法に関するものである。

Ｂ、従来技術 ］ンピュータ技術の現在の進歩により、処理システムの
プロセッサ（本明細書では中央処理装置（ＣＰＵ）とも
呼ぶ）は絶え間なく変化してきている。種々のプロセッ
サの発展の例には、ＩＢＭＰＣで使用されるＩｎｔｅｌ
　（ＩｎｔｅｌはＩｎｔｅｌ社の登録商標）８０８８プ
ロセッサ、ＩＢＭ　ＰＣＡＴ（ＰＣＡＴはＩＢＭ社の登
録商標）で使用されるＩｎｔｅ１８０２８６プロセッサ
、ＩＢＭパーソナル・システム／２（パーソナル・シス
テム／２はＩＢＭ社の登録商標）で使用されるＩｎｔｅ
１８０３８６プロセッサ、ＩＢＭＲＴ　　ＰＣ（ＲＴ　
　ＰＣはＩＢＭ社の登録商標）で縮小命令セント・コン
ピュータ（ＲＩＳＣ）アーキテクチャを使用するＩＢＭ
リサーチ１０ＰＤマイクロプロセッサ（ＲＯＭＰ）があ
る。その他のプロセッサには、わけてもＭｏｔｏｒｏｌ
ａ６８００．６８０２０がある。

種々の処理システムのハードウェアは、新しいプロセッ
サの増大した処理能力を利用できるように急速に変化し
ている。ハードウェアが変化することの欠点は、以前の
プロセッサ用に書かれたソフトウェアが一般にはそれよ
り後のハードウェア技術で使用できないことである。最
初にソフトウェアが書かれたとき対象とされた処理シス
テムとは異なる処理システムでそのソフト−ウェアを使
用することができる場合でも、アプリケーションの性能
は、異なる処理システム上では、そのアプリケーション
が当初対象とした処理システム上におけるほどには十分
ではない。その結果、長い開発期間を要したソフトウェ
ア・アプリケーションがすぐに時代遅れなものになる。

以前に書かれたソフトウェアが使えないことは、最初に
書かれたアプリケーションの機能が依然として非常に適
切であり、新シいハードウェアの処理システム上で必要
とされている場合には、−理想劇的である。

その結果、一般には、新しいハードウェアが最初に市場
に発表されたとき、「新しい」ハードウェア設計用に特
に書かれた「新しい」ソフトウェアが、限られた奇しか
ないことになる。これは、−部には、ソフトウェア・ア
プリケーション・プログラムの開発期間が長いこと、及
び市場でのハードウェアの発表前に製造者が新しいハー
ドウェア設計を秘、密にしてお（ことのためである。ソ
フトウェア裂造者は、処理システムのハードウェアに関
しである程度の事実を知らなければその処理システム用
のソフトウェア・プログラムを書くことができない。

理想的には、処理システムの製造者は、その処理システ
ム用の新しいハードウェアが市場で発表されるとすぐ、
その処理システム上で実行できる大量のソフトウェアが
ほしいと考えるはずである。

顧客は、豊富な量のソフトウェアがすでに利用可能であ
ることが分かれば、新しい処理システムに投資する可能
性が一層大きくなるはずである。

「旧い」ハードウェア設計用に以前に書かれた大量のソ
フトウェアを転用する道を開く手法が幾つかあった。当
初別のプロセッサ用に書かれたアプリケーションを実行
できるようにするための以前のハードウェア手法は、コ
プロセッサを備えた新しい処理システムを構築すること
である。この方法では、処理システムは両方のタイプの
プロセッサ、すなわち、新しいプロセッサ用と旧プロセ
ッサ用のアプリケーションを実行することができる。

たとえば、ＩＢＭ　ＲＴ　　ＰＣは、当初ＩＢＭＰＣＡ
Ｔ用に書かれたアプリケーションを使用するためのＩＢ
Ｍ　ＰＣＡＴコブロセッサヲ含ンでいた。しかし、コプ
ロセッサは、オペレーティング・システムで低水準でサ
ポートされていたので、ＡＩＸ（ＡＩＸはＩＢＭ社の商
標）オペレーティング・システムによって提供される機
能を完全に利用することができなかった。ＡＩＸオペレ
ーティング・システムによって提供される機能の１つは
、米国特許出願第８２０４５１号に記載された多重タス
ク処理である。

しかし、そのコプロセッサはＰＣＡＴをエミュレートす
るためのハードウェア・アダプタを含んでいるので、ユ
ーザは一時に１つのセツションに制限される。言い換え
ると、−度コプロセッサが始動すると、コプロセッサの
他のインスタンスは実行できない。

このコプロセッサはまた、第１の処理システムのプロセ
ッサの速度に限定され、処理システムが進歩するにつれ
て、より速い第２の処理システムの利益を享受すること
ができない。

第２の手法はソフト、ウェアによって第２のプロセッサ
をシミュレートすることである。ソフトウェア・シミュ
レータは、あるプロセッサ用に以前に書かれたソフトウ
ェアを異なるプロセッサを有する新しい処理システムで
実行するための機構を提供する。ソフトウェアによるシ
ミュレーション手法では、処理システムが進歩するにつ
れて、より速い第２の処理システムの利益を享受するこ
とができる。ソフトウェア手法はまた、オペレーティン
グ・システムの多重タスク処理機能を使って、第１のプ
ロセッサの多数のインスタンスを提供することが可能で
ある。

現在市販されているソフトウェア・シミュレータには、
Ｉｎ５１ｇｎ１ａ　Ｓｏｌｕｔｉｏｎｓ（Ｉｎｓｉｇｎ
ｉａ　５ｏｌｕｔｉｏｎｓはＩｎ５１ｇｎ１ａ　５ｏｌ
ｕｔｉｏｎｓ社の商標）による５ｏｆｔＰＣ（Ｓｏｒｔ
　ＰＣはＩｎ５１ｇｎ１ａ　５ｏｌｕｔｉｏｎｓの商標
）及びＣｏｍｍｏｄｏｒｅ社のＡｍｉｇａ　（Ｍｏｔｏ
ｒｏｌａ社の６８０００をベースとする）用の５１ｍ１
ｌｅ　Ｒｅ５ｅａｒｃｈ社によるＡａ＋ｉｇａ　Ｔｒａ
ｎｓｆｏｒｖｅｒがある◎後者のシステムに関する情報
は、論文ｒＡｍｉｇａの切り札（Ａｍｉｇａ’ｓ　Ｔｒ
ｕｍｐ　Ｃａｒｄ）　Ｊ　、ＡＭ　Ｉ　Ｇ　Ａ　　ＷＯ
ＲＬＤ、第１巻、第２号、１９８５年１１月７１２月に
発表されている＠Ｐｈｏｅｎｉｘ　Ｔｅｃｈｎｏｌｏｇ
ｉｅｓ社も、Ｍｏ　ｔ　ｏ　ｒ　ｏ　１　ａ６８０００
プロセッサを備えたＡｐｏｌｌｏ機用のＩｎｔｅｌプロ
セッサをシミュレートするためのシミュレータを提供し
ている。

どのＣＰＵプロセッサもそれぞれ特定の命令セットを有
する。特定のＣＰＵプロセッサ用のソフトウェア・アプ
リケーシヨン・プログラムが開発されるとき、それは目
的コードにコンパイルされる。

目的コードは、特定の命令セットをサポートするどのＣ
ＰＵ上ででも実行されることを目脂したものである。シ
ミュレータは、特定の命令セットで実行されるように書
かれた目的コードを受は取り、同様のまたは異なる命令
セットををする異なるプロセッサ上で実行できるように
それを変換する。

２台のプロセッサの２種類の命令セットが異なっていれ
ばいるほど、他方のプロセッサをシミュレートすること
は一層困難になる。

たとえば、Ｉｎｔｅ１８０２８６プロセッサは多種多様
な命令を提供するという点で、非常に豊富な命令セット
を有する。各命令は特定のタイプの状況に特に対応して
いる。さらに、各命令は幾つかの動作を実行することが
できる。一方、ＲＴＰＣ内のＲＯＭＰプロセッサは、よ
り少ない命令と、１つの命令当たりより少ない機能を提
供する縮小命令セット（ＲＩＳＣ）プロセッサを有する
。

Ｉｎｔｅ１８０２８θ内の各命令は複数のタスクを実行
するこきができるので、ＲＯＭＰ　　ＲＩＳＯで同じタ
スクを実行するには、より多くの命令が必要になる。

しかし、命令セットを簡略化することによりプロセッサ
の速度を増大させることができる。より多くの命令が必
要となるものの、より一般的でより簡単なタスクを実行
する間に、複雑な命令に余分な時間を費やすことはない
。

以前のソフトウェア・シミュレータの方法では、命令の
効果をシミュレートするサブルーチンを作成していた。

シミュレートされる機械がその命令を実行することが必
要になるたびに、その命令を復号し実行するためにその
サブルーチンを呼び出すことになる。この手法の問題点
は、サブルーチンを呼び出して実行するたびに、命令を
復号するというオーバーヘッドが生じることである。し
たがって、シミュレートされるプロセッサの速度が影響
を受ける。

別のソフトウェア・ンミュレーンヨン手法では、命令を
実行することが必要になるたびにサブルーチンを呼び出
す代わりに、命令をシミュレートするためにより短いホ
スト機械命令シーケンスをコンパイルした。その結果、
ある命令を復号し翻訳するというオーバーヘッドは、そ
の命令に最初に出会ったときに一度だけ生じる。この翻
訳は次に保管され、それ以後は、その命令がシミュレー
トされるたびに、その翻訳が実行される。これは、しば
しば第２世代のシミュレータと呼ばれている。

第１世代のシミュレータは命令を一度に１つ受は取り、
それを実時間で復号し、実行する。復号は、各命令が必
要とされるたびに各命令ごとに行なわれる。第２世代の
シミュレータは命令を一度に１つずつ調べ、それらの命
令を翻訳し、その後は戻って再び翻訳せずその翻訳を再
使用する。

以前の第２世代のシミュレータは、Ｒ８ＩＭと呼ばれる
ＩＢＭシステム／３７０上でＩＢＭＲＯＭＰ　　ＣＰＵ
をシミュレートするシミュレータであった。このシミュ
レータは、セルと呼ばれる、各命令用の固定量の記憶域
（各ハーフ・ワードにつき１６バイト）を予約する。次
に、各ＲＴ命令ごとにこれらのセルのそれぞれに対して
Ｉ　ＢＭ３７０の命令が生成される。生成されるコード
の量が、１つのセルに入る量よりも少ない場合は（−船
釣にそうであるが）、次のセルの次の境界に分岐する。

命令をシミュレー）・するために生成されるコードの量
が１つのセルに入りきらない場合は、実行時環境ルーチ
ン・セットに分岐するサブルーチン呼出しが生成される
。このルーチン・セットは、エミュレーションを実行し
てセルに戻り実行を完了する。もう１つのシミュレータ
はＩＢＭＲＴ　　ＰＣ上でＩＢＭシステム／３７０のプ
ロセッサをシミュレートするもので、解釈プログラム及
び解釈技術に関する計算機械協会シンポジウムで１９８
７年６月１１日に発表され、ＡＣＭの１９８７年度発表
要旨集Ｓ　Ｉ　ＧＰＬＡＮで公表されたＣ、メイ（Ｍａ
ｙ）の論文「模倣二高速システム／３７０シミュレータ
（Ｍｉｍｉｃ　：　Ａ　Ｆａｓｔ　Ｓｙｓｔｅｍ／３７
０　Ｓｉｎ＋ｕｌａｔｏｒ）　Ｊに記載されている。

第１世代のシミュレータは、シミュレートされる命令１
個当たり５０ないし１００個のホスト機械命令を実行す
る。第２世代のシミュレータは、シミュレートされる命
令１個当たり平均１０個のホスト機械命令を実行する。

シミュレータが、シミュレートされる機械上で１つの命
令をシミュレートするために５０または１０個の命令を
必要とする場合、シミュレータを動かす第２のプロセッ
サは、匹敵する処理能力を示すためには、シミュレート
される機械よりもそれぞれ５０倍または１０倍速くなけ
ればならない。

したがって、当技術分野で従来実現されていたよりもシ
ミュレートまたは翻訳される命令１個当たりのシミュレ
ータ命令の数をさらに減らすことが望ましい。

たとえば、シミュレータが、シミュレートされる命令１
個当たり４個の命令しか使用しないよう設計でき、かつ
、シミュレータのプロセッサが、シミュレートされる機
械のプロセッサよりも４倍速い場合には、シミュレータ
は、シミュレートされる元の機械よりも速くなる。この
とき、ユーザは、シミュレートされた機械を使用してア
プリケ−ンヨン・プログラムを実行することにより、ア
プリケーション・プログラムが当初書かれたとき対象と
なった機械を使用する場合よりも高い処理能力を得るこ
とになる。

したがって、別のプロセッサをシミュレートする際に克
服すべき全体的問題は、シミュレートされる命令１個当
たりのシミュレータ（ホスト）命令の数をさらに減らし
て、シミュレータの処理速度を増大させることである。

Ｃ９発明が解決しようとする問題点 したがって、本発明の目的は、シミュレートされる命令
１個当たりごとの平均のホスト機械命令数を減少させる
ことである。

Ｄ０問題点を解決するための手段 本発明のシミュレータは、本来別のプロセッサ用に書か
れたアプリケーションをソフトウェア・エミュレーショ
ンにより実行する。ソフトウェアによるシミュレーショ
ン手法では、シミュレータ機械のオペレーティング・シ
ステムの機能を利用できるというフレキシビリティが得
られる。本発明の好ましい実施例では、シミュレータは
ＲＴＰＣのＡＩＸオペレーティング・システム上のアプ
リケーションとして働く。したがって、シミュレータは
、ＡＩＸオペレーティング・システムの多重タスク処理
及び多重ユーザ機能を利用して、本来ＰＣＡＴ用に書か
れた多数のアプリケーションをアプリケーション自体に
変更を加えずに同時に実行することが可能となる。

本発明のシミュレーションの方法は、シミュレートされ
る機械命令１個当たりのホスト機械命令の数を減少させ
ることにより、従来のプロセッサ・シミュレーションの
方法よりも速いシミュレート・プロセッサの処理能力を
提供する。これは、従来必要なよりも多くの命令を使用
していた主要処理分野を特定し、次に、より少ない命令
を使って処理タスクを実施する新しい方法を創出するこ
とにより実現された。

ＣＰＵシミュレーションを増大させるため、すなわち、
シミュレートされる命令１個当たりのホスト命令の平均
数を減少させるために、従来必要なよりも多くの命令を
使用していた主要処理分野を特定した。

本発明では、メモリを更新する最初のプロセッサ命令を
調べて、その命令が後続の命令を変更するかどうか、ま
たはビデオ・バ、ツファ更新を行なうかどうかを判定す
る方法を提供する。本発明の方法は、この変更を検出す
るために必要とされるサイクル数、すなわち、命令の数
を減少させる。

すなわち、本発明では命令がメモリへの記憶を行なうと
きに何が起こるかを判別可能にする処理タスクに着目し
てシミュレートされる命令１つあたりのホスト命令の平
均個数を削減しようとしている。メモリの内容は３つに
分割される。メモリの内容は命令であっても、計算に用
いられるデータであっても、メモリ・マツプされたＩｌ
ｏであってもよい。メモリ・マツプされたＩｌｏはノ１
−ドウエアによって変換され、または、たとえばデイス
プレィ画面上に表わされるメモリの内容（以下ではビデ
オ・バッファと呼ぶ）である。ビデオ・バッファは、出
力デイスプレィ装置上に情報として表示するために、ア
プリケーションによって更新されるハードウェア・アダ
プタの一部である。

上述の３つの型のメモリの内容のうち、計算用のデータ
のみがシミュレーション用の処理を施されることなく記
憶される。

命令を含むメモリ部分にストアがあると、命令は修正さ
れ、この結果命令用の翻訳はもはや何効でないこともあ
る。命令修正に対してテストを行なって翻訳されたコー
ドがつねに正しいことを保証する必要がある。アプリケ
ーションが命令の修正を行なうならば、元のコード命令
用に翻訳されたコードははきだされ、新しい命令がシミ
ュレータ・プロセッサの新しいシーケンスへと翻訳され
る。命令の正しい翻訳を保証する他のステップを採用す
ることもできるであろう。

同様に、ビデオの更新についてのテストを行なって、出
力装置への出力がシミュレータによってさらに処理する
必要があるかどうかを調べる必要がある。このような事
態は、第１の処理システムの出力装置がシミュレータを
動作させている第２の処理装置に取り付けられておらず
、このため第１の処理装置の出力装置をシミュレートし
なければならない場合に起こる。メモリ・マツプされた
■１０の場合には、出力データを表わしている特別のハ
ードウェアが修正されるかどうかを、ストア時に判別す
る必要がある。従前のシミュレータでは、メモリへのス
トアがあったのちサブルーチンを呼び出してこれら２種
類のメモリの内容すなわち命令及びメモリ・マツプされ
たＩｌｏが影響を受けているかどうかを判断するのに多
くのサイクルを費やしていた。

本発明では、メモリを更新する第１プロセッサ命令をテ
ストしてその命令が後続の命令を修正したり、ビデオ・
バッファの更新を行なったりするかどうかの決定を行な
う方法が提供される。本発明の方法によれば、この修正
を検出するのに必要なサイクル数すなわち命令数を減少
させることができる。アプリケーションをシミュレータ
上で実行するのに必要な記憶容量は増大したけれども、
速度は増大した。基本的には、効率の向上が、余分に必
要となる記憶空間のコストにより実現される。

本発明では、メモリと、個別のメモリ位置の用途の種類
を示す状態との間の１バイト単位の対応関係を含むデー
プルを用いる。ゼロは当該メモＩＪ位置に計算用のデー
タが記憶されていることを示す。この場合、匝想メモリ
・システムにおいては以前に参照されることがなかった
ページは最も普通の状態が（決定できるのであれば）計
算用のデータであることを示す。つぎに、命令が翻訳さ
れるときには、その時点でメモリ位置が命令に対応する
ことがわかる。この情報の表示はテーブルに記憶される
。

シミュレータ起動時には、ユーザは、第１の処理システ
ムの出力装置たとえばデイスプレィがユーザの処理シス
テム（これの上にシミュレータが動作する）に結合され
ているかどうかを指示することによって、シミュレータ
の構成を指示する。出力装置が存在するなら、出力装置
用のデータに対する付加的なシミュレータ処理は必要な
い。第１＋７）　処ｆｆｌシステムの出力装置が第２の
処理システムに結合されていないのであれば、その出力
装置へのデータに対して付加的なシミュレータ処理が実
行されて他の出力装置に同一の効果が現われるようにす
る。シミュレータ起動時かつシミュレータの構成処理（
ｃｏｎｆ　ｉｇｕｒａｔｉｏｎ　）ののちには、状態テ
ーブルに非零の値を記憶してビデオ・バッファが他のシ
ミュレータ処理が必要なメモリの位置であることを示す
ようにすることにより、出力ｇ置が結合されていないこ
とを表示する。

実行時には、テストを行なって、修正が行なわれている
メモリ位置のアドレスをテーブルのアドレスに変換する
。内容がゼロであれば、何ら特別な処理は必要でない。

第１の処理システムの出力装置が結合されているか、ま
たは、修正されているメモリ位置の内容がデータである
からである。

内容が非零であれば、特別な処理が必要となる。

第１の処理システムが結合されていす、しかも他のシミ
ュレーションが現在必要だからであり、または修正され
ているメモリ位置の内容が命令であり、テストを行なっ
て正しい翻訳が実行されていることを保証する必要があ
るからである。この方法では、テストが必要なときにい
つもサブルーチンを呼んでいた従来の手法よりも高速な
処理が行なえる。

一連の命令を実行して、他のセグメントにマツプされる
１のセグメント中に、どのタイプのコードすなわち計算
用データ、命令またはビデオ・データのいずれかを示す
１バイトがあるかどうかをテストできる。１バイトを取
り出してそれがゼロかどうかをテストするのは高速に行
なえる。ゼロでなければ、それは、特別な処理が必要な
命令またはビデオ・データであることを示す。

Ｅ、実施例 Ｅｌ、処理システム環境 本発明のシステム及び方法の好ましい実施例は、複合命
令セットを用いたＩｎｔｅ１８０２８８プロセッサを使
用するＩＢＭ　ＰＣＡＴ等の処理システムを、縮小命令
セット・コンピュータ（ＲＩＳＣ）ｉｔ術を用いたＲＯ
ＭＰプロセッサを使用スるＩＢＭ　ＲＴ　　ＰＣ等の第
１図に示す処理システム上でシミュレートする。ＲＩＳ
Ｃプロセッサは１命令当たりの機能は少ないが、命令を
速く処理することができる。Ｉｎｔｅ１８０２８６に基
づく機械とｔＳＣに基づく機械のアーキテクチャは互い
にまったく異なっている。２つの処理システムのアーキ
テクチャの差異が大きければ大きいホト、一方ノプロセ
ッサを他方の処理システム上でシミュレートすることが
一層難しくなる。

ＲＴ　ＰＣ処理システム、ＩＢＭＰＣＡＴ処理システム
、及びＩｎｔｅ１８０２８６プロセッサに関するより詳
しい情報については、以下の参照文献を引用されたい。

それらの開示を引用により本明細書に組み込む。Ｍ、Ｊ
、バッハ（Ｂａｃｈ）、ｒＴｈｅ　　Ｄｅｓｉｇｎ　　
ｏｆ　　ｔｈｅ　　ＵＮＩＸ　　Ｏｐｅｒａｔｉｎｇ　
　ＳｙｓｔｅｍＪ　　、プレンティス・ホール（Ｐｒｅ
ｎｔｉｃｅ　Ｉ（ａｌｌ）　、１９８６年。Ｔ、Ｇ、ラ
ング（Ｌａｎｇ）及びＴ、Ｌ、マザーソール（Ｍｏｔｈ
ｅｒｓｏｌｅ　）、ｒＤｅｓｉｇｎ　ｏｆ　ｔｈｅ　Ｒ
ＴＰＣＶＲＭ　ＮｕｃｌｅｕｓＪ、１９８６年９月１日
。

ｒＡＩＸ　Ｏｐｅｒａｔｉｎｇ　　Ｓｙｓｔｅｍ　Ｃｏ
ｍｍａｎｄｓ　　ＲｅｆｅｒｅｎｃｅＶｅｒｓｉｏｎ　
２　、　　Ｉ　Ｊ、ＩＢＭ社、５Ｃ２３−０７９０゜　
ｒＡＩＸ　Ｏｐｅｒａｔｉｎｇ　Ｓｙｓｔｅｍ　　Ｍａ
ｎａｇｉｎｇ　　ｔｈｅ　　ΔＩＸＯｐｅｒａｔｉｎｇ
　Ｓｙｓｔｅｍ　Ｖｅｒｓｉｏｎ　２．　　Ｉ　Ｊ　）
Ｉ　ＢＭ社、５Ｃ２３−０７９３゜　ｒＡｒｘ　Ｏｐｅ
ｒａｔｉｎｇ　ＳｙｓｔｅｍＰｒｏｇｒａｍｍｉｎｇ　
Ｔｏｏｌｓ　ａｎｄ　Ｉｎｔｅｒｆａｃｅｓ　Ｖｅｒｓ
ｉｏｎ　　２　。

１」、ＩＢＭ社、５Ｃ２３−０７８９゜ｒＡＩＸ　Ｏｐ
ｅｒａｔｉｎｇ　Ｓｙｓｔｅｍ　Ｔｅｃｈｎｉｃａｌ　
　ＲｅｆｅｒｅｎｃｅＶｅｒｓｉｏｎ２．　　Ｉ　Ｊ　
、第１巻及び第２巻、ＩＢＭ社、５Ｃ２３−０８０８及
び５Ｃ２３−０８０９゜ｒｌＢＭ　ＲＴＰｅｒｓｏｎａ
Ｌ　Ｃｏｍｐｕｔｅｒ　ＴｅｃｈｎｏｌｏｇｙＪ　１１
　ＢＭ社、５Ａ２３−１０５７．１９８６年。

ｒＶｉｒｔｕａｌ　　Ｒｅ５ｏｕｒｃｅ　　Ｍａｎａｇ
ｅｒ　　ＴｅｃｈｎｉｃａｌＲｅｆｅｒｅｎｃｅ　Ｖｅ
ｒｓｉｏｎ　２　、　　Ｉ　Ｊ　）第１巻及び第２巻）
ＩＢＭ社、５Ｃ２３−０８１６及び５Ｃ２３−０８１７
６ｒｉＡＰＸ　２８６　　Ｐｒｏｇｒａｍｍｅｒ’ｓ　
　ＲｅｆｅｒｅｎｃｅＭａｎｕａｌ　　Ｉｎｃｌｕｄｉ
ｎｇ　　ｔｈｅ　　１ＡＰＸ　２８６　　Ｎｕｍｅｒｉ
ｃＳｕｐｐ　ｌｅｍｅｎｔ　Ｊ、Ｉｎｔｅ１社、２１０
４９８−００３．１９８５年。及びｒｌＢＭ　　ＰＣＡ
ＴＴｅｃｈｎｉｃａｌ　Ｒｅｆｅｒｅｎｃｃ　Ｍａｎｕ
ａｌＪ、ＩＢＭ社、１９８４年３月。

Ｅ２．シミュレーシジンの概要 第１図に示すように、シミュレータ１０は処理システム
１のオペレーティング・システム１２上でアプリケーシ
ョン・プログラムとして実行される。第１図に加えて第
２図を参照すると、ステノブ２でシミュレータ１０が始
動されると、シミュレータ１０はステップ３で、読取り
専用記憶装置（ＲＯ３）（読取り専用メモリ（ＲＯＭ）
とも呼ばれる）１５から、８０２８８の命令を含むＢＩ
Ｏ８１３をオペレーティング・システム１２の共用メモ
リ・セグメント１６に複写する。ステップ４で、シミュ
レータ１ｏはＢＩＯ８１３を翻訳し、ステップ５で、Ｂ
ＩＯ３１３は、アプリケーション１９が当初書かれたと
き対象とされたオペレーティング・システム（ＤＯ８）
１８をロードする。

シミュレータ１０は次にステップ６で、そのオペレーテ
ィング・システム１８を翻訳して実行する。

ステップ７で、ユーザはオペレーティング・システム・
プロンプトでアプリケーション１９を呼び出し、ステッ
プ８で、シミュレータ１０はアプリケーション・プログ
ラム１９を翻訳して実行する。

ＣＰＵシミュレーションの処理能力を増大させるため、
すなわち、シミュレートされる命令１個当たりのホスト
命令の平均数を減少させるため、現在必要なよりも多く
の命令を使用している主要処理分野を特定した。

Ｅ３．条件コードのフラグ解析 最初に、条件コードの正しい値を維持し、保持する処理
タスクを特定した。

多数のプロセッサ命令が、フラグ・レジスタ２０に作用
して、フラグ・レジスタ２０（第３Ｃ図）中の条件コー
ド２１−２６を、ある動作の結果を反映するように更新
する。異なる６つの条件コード、すなわち、あふれフラ
グ２１、符号フラグ２２、ゼロ・フラグ２３、演算フラ
グ２４（半桁上げとも呼ばれる）、パリティ・フラグ２
５、及び桁上げフラグ２６がある。これらの条件コード
２１−２６は、結果が０であったかどうか、結果が負で
あったかどうか、レジスタの桁上げが生じたかどうか、
またはあふれ条件がもたらされたかどうか等の一般条件
を示す。さらに、結果の下位バイトのパリティ（奇数ま
たは偶数）及び動作の下位４ビツトの桁上げ（半桁上げ
）を示す条件も含む。

第１のプロセッサのフラグ・レジスタを最新状態に保つ
ことによってセットされる第１のプロセッサの命令をシ
ミュレートするには、レジスタに作用する全命令に対し
て追加のサイクルが必要となるはずである。このことは
、第１のプロセッサのアーキテクチャによって、条件コ
ード更新の異なる幾つかの組合せが定義される場合に特
に当てはまる。たとえば、条件コードは常にセットまた
はクリアされ、計算され、未変更のままにされ、あるい
は未定義のままにされることが可能である。

以前のシミュレータＲ８ＩＭ、すなわち、１ＢＭ　Ｓ／
３７０上のＲＴ　　ＰＣプロセッサ・シミュレータは、
条件コードを記録するというオーバーヘッドを減少させ
るためにある方式を使用していた。この目的のためにレ
ジスタが予約されていた。

予約されたレジスタは、ある動作に関する３２ビツトの
値と、実行される動作のタイプを含んでいた。

条件コードの値を判定する作業を、それを実際に必要と
する命令がシミュレートされるまで延期するという考え
である。それにもかかわらず、依然としてこれらの値及
びタイプを保管するというオーバーヘッドがある。可能
なすべての後続の経路が、同じ条件フードを変更する命
令を含み、それらを必要とする命令が介在しない場合は
、このオーバーヘッドは不必要である。

フラグ・レジスタ２０のどの変更が後続命令によって実
際に使用されたかを判定するため、本発明のシミュレー
タ１０話、第１のプロセッサ命令ブロック１００のフラ
グ解析（第３Ａ図の３０または第３Ｃ図の５０）によっ
てもたらされる情報を使用する。これらの技術は、従来
高水準言語コンパイラを最適化するのに用いられていた
。しかし、この技術がプロセッサ・シミュレーションの
問題に適用されたのはこれが初めてであると考えられる
。

ステップ１３１（第４図）で、シミュレータ１０が新し
い第１のプロセッサ命令プロ、ツク１００に到達すると
、ステップ１３２で、シミュレータ１０は第２のプロセ
ッサ翻訳を行なうため翻訳プログラム２７を呼び出す。

翻訳は３段階で行なわれる。

最初に、ステップ１３３（第４図）でグラフ５０（第３
Ｃ図）が作成される。これは第１のプロセッサ命令ブロ
ック１００の構造を表わす。グラフ内の各ノード１０１
は１つの命令１００に対応する。第１のプロセッサ命令
デコーダ２８は、実行のため、命令１００がどのレジス
タ及び条件コード２１−２６を必要とするか（ブロック
４２）、及び実行の結果、命令１００がどの条件２１−
２６をセットするか（ブロック４３）を含めて、命令１
００に関する情報を各ノード１０１に記入する。使用レ
ジスタ４２及びセット・レジスタ４３はあふれフラグ２
１及び桁上げフラグ２６用に単独のビットを有し、残り
の条件コード２２−２５は１ビツトにまとめられること
に留意されたい。

したがって、これらの条件コード２２−２５のいずれか
が命令１００によって使用またはセットされた場合、レ
ジスタ４２．４３の中間ビットはそのように指示する。

須２に、ステップ１３４（第４図）で、グラフ３０を解
析して、どこで割込みをポーリングしなければならない
か、分岐を最小にするため翻訳をどのように順序付ける
か、及び命令によって定義されるどの条件コードが実際
に使用されるかを判定する。

第３に、ステップ１３６（第４図）で、コード発生機構
２９を呼び出して、グラフ３０を第２のプロセッサ命令
１３０（第３Ｄ図）に変換する。

ステップ１３６でコードが発生されるとき、グラフ５０
内の情報は、命令によって定義される条件コード２１−
２６が実際に使用されるかどうかを示す。たとえば、大
抵の場合は、シフト（ＳＨＬ）命令１２５（第３Ｂ図及
び第３Ｃ図）によって定義される条件コードは実際には
使用されない。

コード発生機構２９はこの知識を使って、条件コードが
必要であったなら動作のオペランドを保管するために４
または５個の命令が必要となったかも知れない場合に、
単一の第２のプロセッサ命令１３５（第３Ｄ図）を発生
することができる。この例ではＡＤＤ命令用の条件コー
１’２１−２６が後続の命令１２８で必要となることが
、命令１００の制御流れ（第３Ｂ図及び第３Ｃ図）から
で理解できる。したがって、翻訳された命令１３０（第
３Ｄ図）は、条件コードが必要でなかった場合には１つ
しか命令を発生しない所を、６個の命令をもたらした。

ただし、条件コード２１−２６が必要でないことをフラ
グ解析５０が示す場合には、翻訳された余分な命令は発
生されない。

シミュレータ１０は第１のプロセッサ命令１００を第２
のプロセッサ命令１３０に翻訳するが、−度に１つの命
令の翻訳を行なわない。シミュレータ１０は、これから
実行する翻訳のない第１の命令を調べ、第３Ａ図に示す
命令のグラフ３０を作成しながら後続の命令の検査を続
行する。

グラフ３０の各ノード１０１は１つの第１プロセッサ命
令１００に対応する。各７−ド１０１は多くとも２つの
子孫しか持てない。メモリ内の次の順次命令にのみ制御
権を移す順次命令１０２．１０５．１０６．１０８．１
１０．１１　Ｌ　ｊ、１２の場合は、ノード１０１は、
第３Ａ図に垂直線１１４として示すように、それぞれ１
つの子孫１０３．１０６．１０７．１０９．１１１．１
１２．１１３しか持たない。条件付き分岐１０３．１０
４の場合には２つの子孫があり得、これらの命令は条件
の真偽をテストして、条件が真の場合はある命令に分岐
し、条件が偽の場合は次の命令に進む。割込み戻り命令
１０９のように、ノード１０１が子孫を持たないことも
あり得る。子孫を持たない命令１０９は、制御権を動的
に移す命令の例である。さらに、ノード１０１は、順次
命令ではない１つの子孫を持つことができる。無条件飛
越し命令１０７がその一例である。

上に示したように、命令１００には４つのタイプがある
。これらのタイプはコード中で以下のように番号付けさ
れる。ノードにある命令が子孫を持たない場合、すなわ
ち、戻り命令１２８（第３Ｃ図）、割込み戻り命令１０
９（第３Ａ図）及び戻り命令１１３（第３Ａ図）では、
ノード１０１は番号「０」を付される。順次命令であり
、かつ１つの順次子孫を持つ場合、たとえば、（第３Ｃ
図）比較命令１２１、減分命令１２４（第３Ｃ図）、比
較命令１０２、増分命令１０８（第３Ａ図）では、ノー
ド１０１は番号「１」を付される。

命令が２つの子孫を持つ場合、すなわち、＋ｆｂｅｌｏ
ｗ飛越し命令１２２（第３Ｃ図）及び１０３（第３Ａ図
）では、ノード１０１は番号「２」を付される。順次命
令ではないが１つの子孫しか持たない場合、すなわち、
飛越し命令１０７（第３Ａ図）では、ノード１０１は番
号「３」を付される。

第１のプロセッサの命令ブロック１００（第３Ｂ図）に
ついて記述するグラフ５０（第３ｃ図）を命令１００１
個当たり１つのノード１０１で作成した後、シミュレー
タはグラフ５０の解析を行なう。各ノード１０１は、第
１のプロセッサ命令１００が実行のために通常どの条件
コード２１−２６を必要とするか（レジスタ４２）、及
び実行後にその命令によってどの条件コード２１−２６
がセットされるか（レジスタ４３）に関する情報を含む
。比較命令１２１の場合、比較命令１２１は実行のため
にどの条件コード２１−２８も必要としないが、それら
のすべてをセットする（レジスタ４３　）　、　ｉｆ　
ｂｅｌｏｗ飛越しくＪＢ）命令１２２は、桁上げ条件コ
ードがテストされるものなので、実行のために桁上げ条
件コード２６を必要とするが（レジスタ４２）、実行後
にどの条件コードもセットしない（レジスタ４３）。１
ｒｅｑｕａｌ飛越しくＪＥ）命令１２３は実行のために
１ｆｅｑｕａ　ｌ　　コード・ビットを必要とするが、
実行後にどの条件コードもセットしない。増分命令１２
４はあふれフラグ２１及び演算フラグ２４をセットしく
レジスタ４３）、桁上げ条件コード２６を未変更のまま
にする（レジスタ４３）。このようにして、命令１００
の残りの各々についてもフラグ解析を続ける。

ノード１０１は、アプリケーション・プログラム１９が
ノードを見つけたとき順に記憶装置１２０内に割り振ら
れる。本来第１のプロセッサ用に書かれたアプリケーシ
ョン・プログラム１９を用いる探索は深度第１探索とよ
ばれる。深度第１探索とは、エンド・ノード（タイプ０
）、たとえば、Ｉ　ＲＥＴ命令１０９（第３Ａ図）に達
するまで命令を順次探索するという意味である。タイプ
０のノードに達した後、探索は、複数の子孫を持つ最後
の命令に戻る。

メモリ１２０に記憶される命令１００（第３Ａ図）の順
序は、比較命令１０２、ＪＢ命令１０３、ＪＥ命令１０
４、増分命令１０８及び割込み戻り命令１０９の順であ
る。割込み戻り命令１０９の後で、探索はＪＥ命令１０
４に戻って２番目の子孫を調べる。２番目の子孫である
割込み戻り命令１０９はすでにメモリに記憶されている
命令である。したがって、探索は、２つの子孫を持つも
う１つの前のノード、すなわち、ＪＢ命令１０３に戻り
、第２の経路をたどる。次にこの経路中で新しいコード
が見つかる。次の命令は、第３Ａ図に示す順序でメモリ
に記憶される。

第３Ｂ図及び第３Ｃ図を参り、６すると、ノード１０１
の各々について、シミュレータは２つのフィールドをメ
モリに保持する。その一方のフィールドは、命令１００
が必要とする条件コード２１−２６であり（レジスタ４
２）、他方のフィールドは、命令１００によってセット
される条件コード２１−２６である（レジスタ４３）。

その時点でどの条件コードをセントしなければならない
かを最適化するため、伝播過程が実行される。これは、
割り振られた最後の命令から割り振られた最初の命令に
進むことによって行なわれる。この順序で命令が循環待
ち行列から取り出される。ノード１０１のレジスタ４２
は、そのノードのレジスタ４３の補数をすべての子孫ノ
ードのレジスタ４２とＡＮＤ演算し、その結果を、更新
されるノード１０１のレジスタ４２とＯＲ演算してレジ
スタ４２に入れることによって更新される。更新された
レジスタ４２は条件コード２１−２６を子孫が必要とす
るかどうかを反映する。すべての子孫が実行済みとマー
クされている場合は、更新されているノード１０１も実
行済みであり、ノード１０１が待ち行列から取り出され
る。ノードが実行されていない場合は、その命令は待ち
行列の終わりに置かれる。待ち行列が空であって、すべ
てのノードが処理済みであることを示すか、あるいは、
何も変わっていない、すなわち、更新されなかったノー
ドが幾つか待ち行列に残っている状態になるまで、待ち
行列が調べられる。

第２の経路がグラフを用いて実行される。この経路では
、その子孫が必要とする条件コードであるとこのとき示
されている条件コードに肯定応答するためにセットされ
た条件コードを減少させることによって、レジスタ４３
が更新される。

この解析の終わりで、各ノード１０１は、どの条件コー
ド２１−２６をセットしなければならないかを示す（レ
ジスタ４３）。条件コード２１−２６の数は、その命令
によって初めにセットされた数よりも少なくすることが
できる。この１組の条件コードは、後続の命令が使用す
る条件コードのみを含む。たとえば、戻り命令１２８は
、後続の命令が実行まで未知なので、予防措置として条
件コード２１−２６のすべてを使用することをレジスタ
４２で示す。移動命令１２７は一般には条件コード２１
−２６を使用しないが（レジスタ４２）、後続の戻り命
令１２８がそれらを必要とするので使用を示す（レジス
タ４２）。加算命令１２６は条件コード２１−２６を使
用しないが（レジスタ４２）、後で使用できるように、
それらをすべてセットする（レジスタ４３）。シフト命
令１２５は一般には条件コード２１−２６のすべてをセ
ットするが（レジスタ４３）、後続の加算命令１２６が
それらを使用しないので、この場合はセットする必要は
ない。加算命令１２６が条件コード２１−２６を後で使
用できるようにセットすることはすでに解析された。こ
の解析は、使用レジスタ４２及びセット・レジスタ４３
を更新するためのものであり、フラグ解析を実行するた
めに指定された順序で以前に記憶された命令１００のリ
ストを、逆の順序で進む。

第３Ｄ図かられかるように、翻訳１３０では減分命令１
２４及びシフト命令１２５（第３Ｃ図）に対してそれぞ
れ１つの命令しか必要でなかった。

それとは対照的に、条件コード２１−２６を後で使用で
きるようにセットする加算命令１２６は８つの命令を必
要とした。

同様に、第３Ａ図のフラグ解析３０はまた、すべての条
件コードをセットする比較命令が後続の命令で６つの条
件コードのうちＪＥ命令１０４が使用するＯビットとＪ
Ｂ命令１０３が使用する桁上げビットの２つしか必要と
しないことを示している。他の条件コードのいずれも必
要でない。さらに、第３Ａ図に示す条件付き分岐のどの
子孫も他の条件コードを必要としない。したがって、シ
ミュレータは、条件コードのセツティングを気にかける
ことなく、３つの命令１０２．１０３．１０４のブロッ
クを１つの単位として翻訳することができる。したがっ
て、対応する条件コードの保管を必要とする命令の数が
減少する。

フラグ解析という従来のコンパイラ技術をプロセッサ・
シミュレータに適用することにより、後続の命令が条件
コードを使用するかどうかに関する基本的知識が得られ
る。第１のプロセッサ命令１００を第２のプロセッサ命
令１３０に翻訳するコード発生機構２９は、多くの場合
、条件コード情報を使って、単一の第２プロセッサ翻訳
命令を発生する。このため、各命令の後でフラグ・レジ
スタが最新状態に保持された場合に、不必要なサイクル
が減少しシミュレータの処理能力が向上する。

フラグ解析の結果を使って制御の流れをシミュレートす
るための翻訳命令を減らすことに加えて、フラグ解析か
らの結果を、割込みポーリングの最小化法で使用するこ
とができる。

Ｅ４．命令アドレスの翻訳 本発明の好ましい実施例であるシミュレータは、ＩＢＭ
　ＰＣＡＴで使用されるＩｎｔｅｌ　　ｆＡＰＸ　８０
２８６プロセッサ（第１のプロセッサ）の命令を、ＩＢ
Ｍ　ＲＴ　　ＰＣで使用されるＲＯＭＰプロセッサ（第
２のプロセッサ）のシミュレータ命令に翻訳する。これ
らの翻訳は、本来シミュレートされる第１のプロセッサ
用に書かれたアブリケーンヨン・プログラムが制御権を
その同じアドレスに再び移すとき再使用できるように保
管される。制御権を移さない命令の場合は、その命令の
命令ポインタに命令の長さを加えることによって、次の
命令ポインタ（ＩＰ）の判定が行なわれる。順次シミュ
レータ命令の同様のシーケンスがシミュレータによって
発生される。命令は順に流れるので、対応する翻訳を探
し出す必要はない。

別の種類の命令は制御権を静的に移す。すなわち、命令
ポインタから一定変位を加算または減算することによっ
て、新しい命令ポインタが計算される。これは相対分岐
と呼ばれている。シミュレータは、対応する翻訳に対す
る第２のプロセッサの相対分岐を発生する。

命令セットは、コード・セグメント内で制御権を新しい
命令ポインタに移す３つの命令を含み、新しい命令ポイ
ンタは、実行時にレジスタまたはメモリからロードされ
るので、静的に決定することができない。サブルーチン
からの戻り（ＲＥＴ）命令がその１つである。この命令
がシミュレートされる速度がシミュレータの全体的処理
能力に影響を及ぼし、処理システムが戻り命令を実行す
るのに他のどの命令よりも多くの時間がかかる場合には
特にそうである。他の２つの命令は間接飛越し命令及び
間接呼出し命令である（レジスタまたはメモリ）。これ
らの命令は戻り命令と同様に扱われる。

たとえば、第１のプロセッサは２つのレジスタを使って
命令にアドレスする。コード・セグメント・レジスタ３
３（第３Ｂ図）はメモリ１２０（第３Ｃ図）の６４にブ
ロック１１９の位置を記述する。命令ポインタ・レジス
タ３１（第３Ｂ図）はそのコード・セグメント３３に入
るためのオフセットである。命令ポインタ３１は、命令
１００が６４にバイトのどこにあるかを記述する。第１
のプロセッサは、命令ポインタ３１（第３Ｃ図）を用い
てコード・セグメント３３内を指定することにより命令
にアドレスする。

本発明のシミュレータは第６図に示すデータ構造を使っ
て、コード・セグメント３３と命令ポインタ３１からな
る第１のプロセッサの命令アドレス１００を、対応する
第２のプロセッサのメモリ１２０内のアドレスにマツプ
し、そこで第２のプロセッサの命令シーケンス１３０が
同じ機能を実行する。

本発明の方法では、その値が実行時に決定される新しい
命令ポインタ３１とコード・セグメント３３が、サブル
ーチンからの戻り命令、間接飛越し命令及び間接呼出し
命令、またはソフトウェア割込み命令など、制御権を動
的に移す命令に対する対応する翻訳のンミュレータ機械
（第２のプロセッサ）のアドレスに変換される。

シミュレータは３段階手法（第７図）を使って、制御権
を動的に移す３つの命令をシミュレートする。この３段
階手法は連続的に編成されている。

最も速（、かつ最も公算の大きなケースが最初に実行さ
れる。最初の手法が失敗した場合に第２の手法が使用さ
れる。第３の手法は最も遅い手法であり、命令ポインタ
をシミュレータ機械のアドレスに首尾よく変換すること
を保証する。第６図には第２及び第３の手法を示す。

第５図及び第７図を参照すると、新しい命令ポインタに
ついて実行される最初の動作は、ステップ１４１で、そ
れをその命令の前回の実行によって作成された値と比較
することである。それらの値が一致した場合は、対応す
るアドレスへのシミュレータ機械の相対分岐が行なわれ
る。ステップ１４２で、値が一致するかどうかを排他的
ＯＲ動作で判定し、一致する場合は、ステップ１４３で
条件付き分岐が制御権を移す。このためルックアップ・
アドレスの高速計算が可能になる。ルックアップが成功
した場合は、ＸＩＬ及びＢＥＱ命令がそれに応じて変更
される。ＸＩＬ命令で排他的ＯＲ演算される値は新しい
命令ポインタを含み、分岐命令に対する相対オフセット
は新しい目標アドレスを示す。制御権は新しい目標に移
される。

第６図及び第７図を参照すると、上記手法が失敗した場
合、すなわち、命令ポインタ３１が、その命令が前回実
行されたときと異なる場合は、ハードウェアの翻訳ルッ
ク・アサイド・バッファと類似したアドレス・マツピン
グ用翻訳ルック・アサイド・バッファ３４を使ってテー
ブル・ルックアップが行なわれる。第１プロセッサ命令
から第２プロセッサ命令への変換は、以下に説明する方
法を用いる。

第２プロセッサ命令１３０は、翻訳されるとき、属性と
呼ばれる第１プロセッサのレジスタの特定の値を取る。

これらの属性翻訳プログラムで使って、特定の場合に一
層効率的なコードを発生させることができる。たとえば
、スタック・アラインメントが偶数の場合、ハーフワー
ド命令を使ってデータをスタックとの間で転送すること
ができる。

さもない場合は、２バイト命令を使用しなければならな
い。第１プロセッサの命令１００ブロツク用のコード・
セグメント３３の値及びスタック・ポインタ３５のアラ
インメントがそのブロックの属性と呼ばれる。コード・
セグメント３３及びスタック・ポインタ３５は共に１６
ビツトのフィールドである。属性はコード・ブロック・
ヘッダ３６及びアドレス・マツピング翻訳ルック・アサ
イド・バッファ３４中にある。異なる属性を有する第１
プロセッサ命令１００の翻訳１３０は別々に保持される
。

この方法は命令ポインタ３１の下位１３ビツト３２を受
は取り、ステップ１４４で、それを一定の仮想アドレス
で６４にバイトの境界に整合されたテーブル３４に入る
ためのインデックスとして使用する。その項目は、２ワ
ードを含む。最初のワードは属性を含む。最初の１６ビ
ツトＣ８１４５はコード・セグメント３３の値であり、
次のビット４７は、＄１と表示されたスタック・ポイン
タ３５のアラインメントを含み、ｖｌと表示された次の
ビット４６は有効ビットであり、その項目が有効でない
場合は０１有効な場合は１である。使用されないビット
５１が幾つかある。３２ビツト・ワードの最後の３ビツ
ト４８は、ＩＰｌと表示された命令ポインタ３１の上位
３ビツト４９である。

したがって、この方法は、ステップ１４４で、アドレス
・マツピング・テーブル３４を命令ポインタ３１の下位
１３ビツト３２で指示し、ステップ１４５で、最初の１
６ビツトＣ８１，４５をコード・セグメント３３の現在
値と比較するというものである。このことは、命令が同
じコード・セグメント中にあり、前回の命令が最近実行
された可能性があることを示す。それが一致する場合、
ステップ１４６で、スタック・ポインタ３５の下位ビッ
ト４１がＳｌ、４７と比較されて、翻訳の際にスタック
のアラインメントについて立てられた仮定が無視されて
いないことを確認する。これが一致し、■１．４６がオ
ンで項目が有効なことを示し、ＩＰｌ、４８が命令ポイ
ンタ３１の上位３ビツト４９と一致する場合は、アドレ
ス・マツピング翻訳ルック・アサイド・テーブルで的中
があったことになる。すなわち、現在の命令は、以前に
に翻訳された第２プロセッサ命令で正確に識別される。

ステップ１７５で、次のワード５２は、第１プロセッサ
命令１００をンミュレートする第２プロセッサ命令１３
０の３２ビツト・アドレスである。はずれであった場合
、すなわち、上記のいずれかの比較が一致しなかった場
合は、以下の第３の手法で説明するように、ハツシュ・
テーブル３７にアクセスすることによって翻訳は進行し
、アドレス・マツピング翻訳ルック・アサイド・バッフ
ァ３４の項目が将来参照できるように新しい属性及び新
しい分岐アドレスで更新される。

第３の手法も第６図及び第７図に示されている。

コード・セグメント３３の中間の６ビツト３８が、コー
ド・セグメント３３の下位５ピッ；・３９とスタック・
ポインタ３５の下位ビット４１を連結したものとＸＯＲ
演算さ些る。これにより、ステップ１４８で、コード・
ブロック・ハツシュ・テーブル３７に入るための６ビツ
トのインデックスが得られる。コード・ブロック・ハツ
シュ・テーブルは６４個の項目を含む。ステップ１７４
で、各項目Ｓ３は、その項目が何もなく、新しい翻訳が
必要なことを暗示する空文字を指すか、または、コード
・ブロック・ヘッダ３６を指すポインタを含む。

各ノード・ブロック・ヘッダ３６は特定の属性に対して
使用可能な第２のプロセッサの翻訳を記述する。コード
・ブロック・ヘッダ３６の最初のフィールド５５は、コ
ード・ブロック・ハツシュ・テーブル３７中の同じ項目
５３にハツシュした次のコード・ブロック・ヘッダ５６
を指すポインタを含む。次のフィールド５７はコード・
ブロックの属性を含む。その属性は、Ｃ８２と表示され
たブロック５８中にコード・セグメント３３を含み、ブ
ロックＳ２．５９中にスタック・ポインタ３５のアライ
ンメントを含む。話を簡単にするため、有効ビットＶｌ
、４６を■２．６０として繰り返す。ステップ１４９で
、コード・ブロック・ヘッダ３６で、実行時に実行され
る命令と同じ属性を有するコード・ブロック・ヘッダ３
６が探索される。次のフィールド８２．６３は、それら
の属性を有する翻訳がある最小及び最大第１プロセッサ
・アドレスを含む。次のフィールド６４は、特定の属性
ををする翻訳が存在するすべてのコード・ブロック８３
を記述するツリーのルートを指すポインタである。

このツリーの各ノード、すなわち、コード・ブロック８
３は、第１プロセッサ命令ポインタ３１の範囲内に第２
プロセッサ翻訳１３０がある最小及び最大命令ポインタ
６５．６６を含む。それぞれ左及び右の子６７．６８を
指すポインタがある。

左の子６７は、より小さなまたは等しい最小命令ポイン
タ３１を存するサブツリー６９を指す。右の子６８は、
より大きな最小命令ポインタ３１を有するサブツリー７
０を指す。ステップ１５１で、ツリーのノードを探索し
て、現在の命令アドレスが入る命令アドレス範囲を有す
るサブツリーを見つける。次のフィールド７１は第２プ
ロセッサの翻訳１３０のコード・ブロック８３の終わり
７３を指すポインタである。

命令ポインタ３１の範囲内にあるのと同じ数の項目７２
を何するアレイ４４がある。すなわち、アレイ４４の下
限は最小命令ポインタであり、アレイ４４の上限は最大
命令ポインタである。アレイ４４内のこれらの項目は、
それぞれ第１プロセッサ命令１００に対する第２プロセ
ッサ翻訳が存在しない場合は０を含み、また、有効な第
１プロセッサ命令入口点に対応するものである場合はポ
インタを含む。アレイ４４内の各項目はハーフワードで
ある。有効な項目がある場合、ステップ１７３で、その
項目はアレイ４４の始めからその命令ポインタへの適当
な入口点までのオフセットを含む。

以上要約すると、２つの命令ポインタがテーブル内の同
じ項目にハツシュするというまずあり得ない場合、また
は、アプリケーション・プログラムが初めて制御権をそ
の命令ポインタに渡す場合に、テーブル・ルックアップ
は失敗する。いずれの場合にも、アドレスを変換するた
め、シミュレータはより遅いデータ構造、すなわち、２
進ツリー８３にアクセスする。見つからない場合は、ス
テップ１７４で、翻訳プログラム２７を呼び出して、第
１プロセッサ命令の新しいブロックに対するシミュレー
タ機械（第２のプロセッサ）の等価命令を発生させ、翻
訳ルック・アサイド・バッファ３４及びコード・ブロッ
ク８２が更新される。

Ｅ５．　　メモリ・マツピング 第８図を参照すると、処理システム１のメモリは種類及
び内容により分類することができる。領域■はランダム
・アクセス・メモリ（ＲＡＭ）１５２である。ＲＡＭ１
５２の内容は命令とデータである。ＣＰＵ９３はこのメ
モリ領域に対して読み書きを行なうことができる。

第２のメモリ領域はアダプタ・メモリ（ビデオ）１５３
と呼ばれる。ＣＰＵ９３は明示的なｌＮ１０ＵＴ命令を
使って、線１６７として示すように、表示装置などの出
力装置９２に接続された入出力アダプタ９１に直接アク
セスすることができ、または、メモリ命令を使って、ビ
デオ・バッファ１５３を介して入出力アダプタ９１にア
クセスすることができる。装置９２に出力するためビデ
オ・バッファ１５３に対してメモリ命令を使用すること
は、それがメモリ位置を介するものの、実際にアダプタ
に入る入出力なので、メモリ・マツプ入出力と呼ばれる
。ＣＰＵがをするメモリに入る命令は明示的入出力（ｌ
Ｎ１０ＵＴ命令）を実行するための命令よりも多いので
、メモリ・マツプ入出力を使うとより広範な命令の使用
が可能になる。

メモリのビデオ頭囲の内容は出力データ、すなわち、メ
モリ・マツプ入出力である。

第３の種類のメモリは、読取り専用記憶装置（ＲＯ８）
１５４と呼ばれる領域■である。これは読取り専用メモ
リ（ＲＯＭ）とも呼ばれる。ＲＡＭ１５２の内容は大抵
は命令であるが、データがあってもよい。どちらの場合
にも、ＲＯ８の内容は決して変更されない。

ＩＢＭ　ＰＣＡＴなどの処理システムのアドレス空間１
５０は論理的にこれら３つの領域に分かれる。最初の領
域は６４０にバイトのプロセッサ読み書き記憶領域、す
なわち、ＲＡＭ１５２である。２番目の領域は、入出力
アダプタ、すなわち、ビデ第１５３用に予約された２５
６にバイトの領域である。これらの領域には、装置及び
装置依存ＲＯＳ用のデータ・バッファが含まれる。３番
目の６頁域は１２８にバイトのプロセッサＲＯ３１５４
領域である。このＲＯ８はＢｒＯ３及びＢＡＳＩＣを含
む。ＢＩ○Ｓ領域１５５に続いて１メガ領域１６６より
上にメモリがある。この好ましい実施例のシミュレータ
は２８６保護モードをサポートしないので、メモリ１５
０のこの領域１７６は設けられない。

第１の処理システムのアドレスを第２の処理システムの
アドレスに変換するには、第１の処理システムのメモリ
を第２の処理システムのメモリにマツプしなければなら
ない。

メモリをマツプするには、第２の処理システムのオペレ
ーティング・システムの２つの共用メモリ・セグメント
１９０．１８０（第９図）が使用される。第１の共用メ
モリ・セグメント１９０は第１の処理システムのメモリ
のイメージ１５０を記憶するために使用される。第２の
共用メモリ・セグメント１８０は各メモリ位置ごとにそ
のイメージに含まれる内容のタイプを示す。

第２の処理システムのメモリ１９０には、第１の処理シ
ステム内に常駐する６４０にバイトのメモリ１５２があ
り、それに続いてビデオ領域１５３、ＲＯ３（読取り専
用記憶装置）用の領域１５４、ＢｉＯ２用の領域１５５
がある。最初のメモリ・セグメント１５２の前に、ＢＩ
Ｏ８領域１５５が複製されている。これは、オフセット
が循環してＲＡＭ　１５２に戻るように、アプリケーシ
ョンがセグメント・レジスタをメモリ１５０の２０Ｍ１
５５領域にロードすることができる場合に、マツピング
を簡単にするため行なわれたものである。したがって、
これらの領域の１６進アドレス１７２−１７５は、第１
の処理システムのメモリ１５０内の領域のアドレスから
６４　Ｋだけずれて、セグメントＯＸ９と呼ばれる共用
メモリ・セグメント１９０に入る。

その結果、シミュレータを曇かせる処理システム内の仮
想メモリ・セグメントは、領域■１５２と及び領域■１
５４の２つのコピーとからなるすべてのＰＣＡＴプロセ
ッサ記憶域のイメージを含むため専用となる。第２の処
理システムに第１の処理システムからの出力装置が接続
されているときは、領域■１５３は存在しない。第１の
処理システムの出力装置が接続されていない場合は、領
域■１５３のイメージも存在する。

メモリ・セグメント１９０内のアドレス位置１７２−１
７６は、第１の処理システムの実際のメモリ・イメージ
である。この領域１７２−１７６は、シミュレートされ
る第１の処理システム及び使用可能なメモリのアーキテ
クチャのように見える。

メモリ・イメージ１７２−１７６に加えて、翻訳された
コード１３０が領域１５７に記憶される。

シミュレートされる第１の処理システムの命令１００を
調べるフラグ解析３０（第３Ａ図、第３Ｂ図、第３Ｃ図
、第３Ｄ図）によって、翻訳された命令が発生された後
で、翻訳された命令１３０が領域１５７に記憶される。

共用メモリ・セグメント１９０の次の領域１５８は処理
量通信領域、及び実行時に呼び出されるルーチンが記憶
される実行時環境領域である。

セグメントＯ×９と呼ばれる仮想共用メモリ・セグメン
トに加えて、シミュレータを働かせる処理システムは、
ＯｘＦと呼ばれる入出力バス・メモリ用の特別なセグメ
ント１８１を予約する。第２の処理システムに第１の処
理システムの出力装置が接続されている場合、データは
第２の処理システムのセグメント０×Ｆに書き込まれる
。領域■１５３内に含まれる第１の処理システムのアド
レス位置は、第２の処理システムのセグメント０×９．
１９０またはセグメント０ＸＦ１１８１内に対応するメ
モリ位置を有する。

本発明のシミュレータのシステム及び方法は、再配置テ
ーブルを使って、第１の処理システムのメモリ１５０を
第２の処理システムのセグメント０×９．１９０または
セグメントＯＸＦ、１８１のいずれかにマツプするもの
である。ＰＣＡＴなどの第１の処理システムは２つの構
成要素、すなわち、セグメントとオフセットによってメ
モリ位置にアドレスする。ＰＣＡＴでは、そのセグメン
トは、６４にのメモリ・ブロックを指す１６ビツトの値
である。オフセットも１６ビツトであり、セグメント内
の変位を示す。セグメントのアドレスは、セグメントの
値に１６を乗じることによって計算される。

このシミュレータは、それぞれ３２ビツトを有する１６
個の項目２０１−２１８を備えたテーブル１９５を使っ
て、ＰＣＡＴのメモリ・アドレスをＩＢＭ　ＲＴ　　Ｐ
Ｃの３２ビツト・メモリ・アドレスにマツプする。ＰＣ
ＡＴメモリ・アドレスのセグメントの上位４ビツトは、
テーブルの１６個の項目の１つを識別する。シミュレー
タはメモリ・アドレス計算を２つの部分に分ける。まず
、セグメント・レジスタがロードされるとき、シミュレ
ータはセグメントに、１６を乗じ、それをセグメントの
上位４ビツトによって指定されるテーブル内の項目に加
える。次に、命令がメモリに対して読取りまたは書込み
を行なうとき、前のステップで計算された３２ビツトの
値に１６ビツトのオフセットが加えられる。前記の３２
ビツトの値は、第２の処理システムのメモリにアクセス
するために使用されるアドレスである。

シミュレータの始動時に、再配置テーブル１９５が初期
設定される。最初の１０項目２０１−２１０はＲＡＭ　
１５２に対応し、第２の処理システムのセグメントＯＸ
９を指すように０Ｘ９００１ｏｏｏｏに初期設定される
。この初期設定値は、ＲＡＭ　１５２の前にあるセグメ
ントＯＸ９．１９０にマツプされるＢＩＯ８１５５の最
初のインスタンス用のスペースをもたらす６４にのオフ
セットを含むことに留意されたい。ＢＩＯ８１５５にア
ドレスするセグメントに対応する最後の項目２１６は、
０Ｘ９０００００００−ＯＸＦＯＯＯＯまたはＯ×８Ｆ
Ｆ１０００ｏで初期設定される。

このようにセグメントに１６を乗じて加えると、その結
果得られる値は０Ｘ９０００００００になり、それによ
ってＢＩＯ８１５５がセグメントＯ×９．１９０の始め
にマツプされる。１１番目ないし１５番目の項目２１１
−２１５はｏｘ４００００００または０Ｘ９００１００
００で初期設定されて、第１の処理システムの対応する
出力装置が接続されているかどうかに応じて、セグメン
ト０ＸＦ１１８１またはセグメントＯＸ９．１９０のい
ずれかを指す。

状況制御セグメント、すなわち、セグメント０×８．１
８０が、オペレーティング・システムの別の共用メモリ
・セグメントに記憶される。状況制御セグメント１８０
はセグメントＯＸ９．１９０に対する第１の処理システ
ムのメモリの内容のタイプを記録する。この情報は、シ
ミュレータが、メモリ位置がデータ、命令コードを含む
のか、それともビデオ項目なのかを判定するために使用
する。

以上、メモリに対する読取りまたは書込みを行なう命令
をシミュレートするときに使用するアドレスを、シミュ
レータがどのように計算するかについて説明した。メモ
リに書込みを行なう場合は、特別な処置が必要となるこ
とがある。

命令がメモリに記憶される場合、シミュレータは、その
命令が翻訳済みであるかどうかを記録する。翻訳された
コードが常に正しいことを確認するため、命令変更の検
査が行なわれる。アプリケーションが命令変更を行なっ
た場合は、元のコード命令に対する翻訳されたコードが
除去され、新しい命令がシミュレータのプロセッサの新
しい命令シーケンスに翻訳される。命令の正しい翻訳を
実行させるための他の処置を取ることもできる。

同様に、出力装置への出力をシミュレータがさらに処理
する必要があるかどうか判定するために、ビデオ更新の
検査が必要である。これは、第１の処理システムの出力
装置がシミュレータをのかせる第２の処理システムに接
続されておらず、したがって、第１処理システムの出力
装置をシミュレートしなければならない場合に行なわれ
る。メモリ・マツプ入出力の場合は、出力データを表わ
す特別なハードウェアが変更されるかどうかを記憶時に
検出しなければならない。

メモリに記憶するとき、セグメントＯ×８．１８０を使
って、命令またはメモリ・マツプ入出力について特別な
処置が必要かどうか判定する。セグメントＯＸ８．１８
０は、セグメント・レジスタＯＸ９．１９０とバイトご
との対応関係を有する。セグメントＯＸ８の各バイトは
、セグメントＯＸ９．１９０内の対応するバイトの内容
の種類を示す。セグメントＯＸ９．１９０の対応バイト
が計算データである場合、セグメント０×８．１８０の
バイトはＯを含む。セグメント０×９の対応バイトが命
令を含む場合は、セグメント０×８．１８０のバイトは
１．２．４または６を含む。第１の処理システムの出力
装置が接続されていない場合は、セグメント０×９のビ
デオ領域１５３に対応するセグメントＯ×８．１８０の
各バイトは１６を含む。１６の値は構成中にシミュレー
タ始動時にセグメントＯ×８．１８０にロードされる。

第１の処理システムの出力装置を第２の処理システムに
接続すると構成中に決定された場合、セグメント０×８
．１８０の対応バイトは０になる。

このことは、やはり構成中に初期設定された項目２１１
−２１５を有する再配置テーブル１９５が、第１の処理
システムからの出力データをセグメン）ＯＸＦｌ　１８
１にマツプし、第１の処理システムの出力装置が接続さ
れているので、シミュレータによるそれ以上の処置は必
要でないことを示す。

メモリへの記憶位置がセグメントＯ×９であろうとセグ
メントＯＸＦであろうと、アドレスの３２ビツト値が０
Ｘ８ＯＦＦＦＦＦＦとＡＮＤ演算されて、セグメントＯ
Ｘ８．１８０の対応アドレスを生じる。

第１０図に示す命令シーケンスが、メモリを変更するこ
とができる第１の処理システムの命令の各翻訳に対して
使用される。セグメント・レジスタは、メモリ・バイト
のアドレスを０Ｘ８ＯＦＦＦＦＦＦとＡＮＤ演算して状
況バイトのアドレスを計算できるように選ばれているこ
とに留意されたい。その結果、セグメントＯＸＦ及びＯ
Ｘ９は共にセグメントＯ×８にマツプされる。第１０図
のこれら４つの命令が、第１の処理システムの命令をシ
ミュレータするために使用される命令と重ね合わされる
とき、メモリの更新を検査して、それが特別な処理を必
要とするかどうか調べるために５サイクルしか必要でな
い。しかし、メモリヘの記憶の後で特別な処置が必要か
どうかを判定するために、さらに記憶のアドレスがセグ
メントＯ×Ｆに対するものであったかどうかを判定する
ことが必要になることがある。

各バイトに対応する状況バイトをメモリ・イメージ１９
０またはメモリ・マツプ入出力１８１内に保持すること
により、ビデオ更新、メモリ・マツプ入出力及び命令変
更を検出することができる。

状況セグメント８．１８０内のフラグは、次のようにメ
モリの内容の種類を示す。

０＝データ １＝命命令口点 ２＝命令の後続バイト ３：組合せ命令（第１バイトは有効入口点でない） ８＝この命令上の区切り点セット １６＝ビデオ 上記のように、０でない値は、シミュレータによる処置
がさらに必要なことを示すことがある。

「１」は、それが入口点であり、第１の処理システムの
命令の翻訳が２進ツリー中にあることを示す。「２」は
、それが後続のものである、すなわち２バイト以上の長
さの第１のプロセッサの命令がシミュレートまたは翻訳
されることを意味する。

このバイトはこのとき次のバイトに対応する。これは、
第１の処理プロセッサの命令を表わすために２バイト以
上が必要であるという事実を考慮したものである。「４
」のフラグは、組合せが行なわれることを示す。組合せ
とは、グラフの解析の結果、幾つかの組み合わされた第
１のプロセッサの命令をシミュレートする方が第１のプ
ロセッサの各命令を別々に翻訳するよりも翻訳されたシ
ミュレータ命令が少なくてすむと判定されたという意味
である。たとえば、第３Ａ図のＰＵＳＨ命令１０５とＰ
ＯＰ命令１０８が組み合わされた。その結果、ＣＳＳレ
ジスフの値がＤＳレジスタに移された。これら２つの命
令１０５．１０６ｔが行なうことはそれだけであるとフ
ラグ解析から判定されるので、２つの命令を１つに組み
合わせて、２つの命令を別々に実行するよりも速く実行
することができる。

「８」のフラグは、区切り点がセットされていることを
示す。このため、デバッグ・プログラムがシミュレータ
に作用することが可能になる。１６のフラグは、情報が
ビデオ・データであることを示す。シミュレータはこの
ようにして、アプリケーションが終了してビデオ画面を
更新したことを検出する。

上記の方法は、長くて時間のかかる検査を実行しメモリ
の更新を処理して戻るサブルーチンへの分岐が必要であ
った従来のシミュレータに比べて、処理能力が増大する
。サブルーチンへの分岐だけで、通常少なくとも５サイ
クル必要である。メモリへの記憶は非常に頻繁な動作で
あるので、これは有効である。したがって、メモリへの
記憶というオーバーヘッドが少しでも減少するとシミュ
レータの効率が大幅に増大する。

Ｆ０発明の効果 本発明によれば、メモリを更新する最初のプロセッサ命
令を調べて、その命令が後続の命令を変更するかどうか
、またはビデオ・バッファ変更を行なうかどうかを判定
している。したがってこのような変更を検出するために
必要とされるサイクル数、すなわち命令の数を減少させ
ることができる。

【図面の簡単な説明】

第１図は、本発明の好ましい実施例の処理システム環境
を示すブロック・ダイヤグラムである。 第２図は、本発明のシミュレータを始動する際の最初の
数ステップを示す流れ図である。 第３Ａ図は、本発明のシミュレータによって翻訳される
第１のプロセッサの命令の制御流れの例についてのフラ
グ解析を示す。 第３Ｂ図は、翻訳される第１のプロセッサの命令の制御
流れのもう１つの例を示す。 第３Ｃ図は、第３Ｂ図に示した第１のプロセッサの命令
の流れにおける条件フードのフラグ解析を示す。 第３Ｄ図は、第３Ｃ図のフラグ解析から翻訳された第２
のプロセッサの命令の制御流れを示す。 第４図は、翻訳の流れ図である。 第５図は、次の実行可能命令の翻訳された命令アドレス
を判定するための３段階手法の第１の方法で使用される
プログラム・コードである。 第６図は、ある命令セットの命令を、異なる命令セット
を宵するシミュレータの対応する翻訳アドレスにマツプ
することにより、次の実行可能命令の翻訳された命令ア
ドレスを判定するための第２及び第３の手法のデータ構
造を示す。 第７図は、次の実行可能命令の翻訳された命令アドレス
を判定するための３段階手法の流れ図である。 第８図は、処理システムのメモリの種類及び内容を示す
ブロック・ダイヤグラムである。 第９図は、第１の処理システムのメモリの第２の処理シ
ステムのメモリ内へのマツピングと、メモリへの記憶の
内容の種類を示すための状況テーブルを示す。 第１０図は、共用メモリまたはアダプタにおけるメモリ
位置の状況テーブル中で対応バイトを見つけるために使
用されるプログラム・フードである。 １・・・・処理システム、１０・・・・シミュレータ、
１１・・・・ハードウェア、１２・・・・オペレーティ
ング・システム（ＡＩＸ）、１３・・・・ＢＩＯ８１１
５・・・・読取り専用記憶装置、１６・・・・共用メモ
リ・セグメント、１８・・・・オペレーティング・シス
テムＣＤ０８）、１９・・・・アプリケーション・プロ
グラム。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーシタン 復代理人　弁理士　　澤　　１）　俊　　夫ズ七り一一
一１２０ ￥３２　目 ３Ａ 、え＋）−５”−２０ ＭＰ ＡＬ、９ ０２０゜ ：　０１０５ Ｅ ０２００　　　：　０１０７ ＥＣ ｘ ：０１０９ ＨＬ ：０１０８ ＢＸ、ＡＸ ０２■　　：　０１００ Ｏｖ 口０２コ　、ＡＸ ：　ｏｌＩＯ ＩＴ 劣 Ｂ 圀 ＰＣ〆尤すを裳叉丁↓ことメζ−ｅＪ　ＢＯ２８６の令
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７’ルー＋ン１：４１Ｌｒ”ｌＫ１「Ｃ０ＰＹＲ１ＧＩ
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Claims (1)

1. 【特許請求の範囲】 第１プロセッサの命令セット中の複数の第１命令からな
   る制御の流れとしてのアプリケーションを第２プロッセ
   サの命令セット中の複数の第２命令によってシミュレー
   トするシミュレーション方法において、 上記第１命令からなる制御の流れを上記複数の第２命令
   からなる制御の流れに変換するステップと、 上記アプリケーションが実行されている処理システムの
   複数のメモリ位置の１つ１つに対してその内容の種類を
   表示するステップと、 上記変換の間に対応するメモリ位置に上記内容の種類が
   命令であることを示す表示を記憶するステップと、 上記複数のメモリ位置の１つに記憶を行なう間に、上記
   記憶が命令を修正したかどうかを上記表示によって判別
   するステップとを有することを特徴とするシミュレーシ
   ョン方法。