JPH0727471B2 - マイクロコンピュータ開発装置 - Google Patents
マイクロコンピュータ開発装置Info
- Publication number
- JPH0727471B2 JPH0727471B2 JP60170610A JP17061085A JPH0727471B2 JP H0727471 B2 JPH0727471 B2 JP H0727471B2 JP 60170610 A JP60170610 A JP 60170610A JP 17061085 A JP17061085 A JP 17061085A JP H0727471 B2 JPH0727471 B2 JP H0727471B2
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- JP
- Japan
- Prior art keywords
- emulation
- supervisor
- memory
- chip
- bus
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- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
- G06F11/362—Debugging of software
- G06F11/3648—Debugging of software using additional hardware
- G06F11/3652—Debugging of software using additional hardware in-circuit-emulation [ICE] arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明の同一のアーキテクチャではあるが、メモリ・サ
イズ,I/O数などが異る複数種類の１チップ・マイクロコ
ンピュータ（以下、マイクロコンピュータファミリとい
う）の開発装置に関し、特に対象するマイクロコンピュ
ータにないリソースへのアクセス禁止手段に関する。
イズ,I/O数などが異る複数種類の１チップ・マイクロコ
ンピュータ（以下、マイクロコンピュータファミリとい
う）の開発装置に関し、特に対象するマイクロコンピュ
ータにないリソースへのアクセス禁止手段に関する。
１チップ・マイクロコンピュータ・ファミリの従来の開
発装置を第２図のブロック図に示す。図にはスーパーバ
イザ１が使用するワーク・メモリおよびモニタ・メモリ
は略されている。図中１は共通エミュレーション・チッ
プ４の制御およびブレーク制御回路９へのブレーク条件
の設定，トレーサ10へのトレース条件の設定など開発装
置全体をコントロールするスーパーバイザ,2はスーパー
バイザ１および共通エミュレーション・チップ４からア
クセス可能なメモリで、スーパーバイザ１が共通エミュ
レーション・チップ４をアクセスする場合または共通エ
ミュレーション・チップ４がスーパーバイザ１をアクセ
スする場合に使用するコントロール・プログラムを有し
ている。３はユーザーが作成したプログラムを書き込ん
であるエミュレーション・メモリで、エミュレーション
時に共通エミュレーションチップ４によりアクセスされ
る。４はファミリ中最大の規模（最大メモリ・サイズ，
最大I/O数）をもつ共通エミュレーション・チップ、９
は共通エミュレーションチップ４の入出力信号などをエ
ミュレーション・チップバス14を介して監視しており、
共通エミュレーション・チップ４の入出力信号などがス
ーパーバイザ１よりスーパーバイザバス13を介してあら
かじめ設定された条件になった時、エミュレーション中
止信号19によりエミュレーションおよびトレースを中止
させモードセレクタコントロール回路12に送る指示信号
によりモードセレクタ11にスーパーバイザモードを指示
するブレーク制御回路、10は共通エミュレーション・チ
ップ４の入出力信号などをスーパーバイザ１によってあ
らかじめ設定された条件の下でトレースするトレーサ、
11はコントロール・プログラムを有するメモリ２を介し
てスーパーバイザ１が共通エミュレーション・チップ４
をアクセスする時または共通エミュレーション・チップ
４がスーパーバイザ１をアクセスする時、エミュレーシ
ョン・チップバス14とコントロール・プログラム・メモ
リ・アクセスバス15が接続されるスーパーバイザ・モー
ドと、共通エミュレーション・チップ４がエミュレーシ
ョン・メモリ３をアクセスするエミュレーション中には
エミュレーション・チップ・バス14とエミュレーション
・メモリアクセスバス16が接続されるエミュレーション
・モードとを切り替えるモード・セレクタ、12はモード
・セレクタ11におけるスーパーバイザ・モードとエミュ
レーション・モードとを切り替えるモード・セレクタ・
コントロール回路である。13はスーパーバイザ・アドレ
スバス，スーパーバイザ・データバス，スーパーバイザ
・コントロールバスを含むスーパーバイザ・バス、14は
エミュレーション・チップ・アドレスバス，エミュレー
ションチップ・データバス，エミュレーションチップ・
コントロールバスを含むエミュレーションチップ・バ
ス、15はスーパーバイザ・モード時に使用されるコント
ロール・プログラムメモリ・アクセスバス、16はエミュ
レーション・モード時に使用されるエミュレーション・
メモリアクセスバス、19は共通エミュレーション・チッ
プ４の入出力信号などがスーパーバイザ１によりあらか
じめ設定された条件になった時に、共通エミュレーショ
ン・チップ４およびトレーサ10の実行を中止させるエミ
ュレーション中止信号で、これはモードセレクタ11に対
してスーパーバイザモードを指示するためにモードセレ
クタコントロール回路12にも送られる。17はモードセレ
クタコントロール回路12からモードセレクタ11に送られ
るモードセレクト信号である。
発装置を第２図のブロック図に示す。図にはスーパーバ
イザ１が使用するワーク・メモリおよびモニタ・メモリ
は略されている。図中１は共通エミュレーション・チッ
プ４の制御およびブレーク制御回路９へのブレーク条件
の設定，トレーサ10へのトレース条件の設定など開発装
置全体をコントロールするスーパーバイザ,2はスーパー
バイザ１および共通エミュレーション・チップ４からア
クセス可能なメモリで、スーパーバイザ１が共通エミュ
レーション・チップ４をアクセスする場合または共通エ
ミュレーション・チップ４がスーパーバイザ１をアクセ
スする場合に使用するコントロール・プログラムを有し
ている。３はユーザーが作成したプログラムを書き込ん
であるエミュレーション・メモリで、エミュレーション
時に共通エミュレーションチップ４によりアクセスされ
る。４はファミリ中最大の規模（最大メモリ・サイズ，
最大I/O数）をもつ共通エミュレーション・チップ、９
は共通エミュレーションチップ４の入出力信号などをエ
ミュレーション・チップバス14を介して監視しており、
共通エミュレーション・チップ４の入出力信号などがス
ーパーバイザ１よりスーパーバイザバス13を介してあら
かじめ設定された条件になった時、エミュレーション中
止信号19によりエミュレーションおよびトレースを中止
させモードセレクタコントロール回路12に送る指示信号
によりモードセレクタ11にスーパーバイザモードを指示
するブレーク制御回路、10は共通エミュレーション・チ
ップ４の入出力信号などをスーパーバイザ１によってあ
らかじめ設定された条件の下でトレースするトレーサ、
11はコントロール・プログラムを有するメモリ２を介し
てスーパーバイザ１が共通エミュレーション・チップ４
をアクセスする時または共通エミュレーション・チップ
４がスーパーバイザ１をアクセスする時、エミュレーシ
ョン・チップバス14とコントロール・プログラム・メモ
リ・アクセスバス15が接続されるスーパーバイザ・モー
ドと、共通エミュレーション・チップ４がエミュレーシ
ョン・メモリ３をアクセスするエミュレーション中には
エミュレーション・チップ・バス14とエミュレーション
・メモリアクセスバス16が接続されるエミュレーション
・モードとを切り替えるモード・セレクタ、12はモード
・セレクタ11におけるスーパーバイザ・モードとエミュ
レーション・モードとを切り替えるモード・セレクタ・
コントロール回路である。13はスーパーバイザ・アドレ
スバス，スーパーバイザ・データバス，スーパーバイザ
・コントロールバスを含むスーパーバイザ・バス、14は
エミュレーション・チップ・アドレスバス，エミュレー
ションチップ・データバス，エミュレーションチップ・
コントロールバスを含むエミュレーションチップ・バ
ス、15はスーパーバイザ・モード時に使用されるコント
ロール・プログラムメモリ・アクセスバス、16はエミュ
レーション・モード時に使用されるエミュレーション・
メモリアクセスバス、19は共通エミュレーション・チッ
プ４の入出力信号などがスーパーバイザ１によりあらか
じめ設定された条件になった時に、共通エミュレーショ
ン・チップ４およびトレーサ10の実行を中止させるエミ
ュレーション中止信号で、これはモードセレクタ11に対
してスーパーバイザモードを指示するためにモードセレ
クタコントロール回路12にも送られる。17はモードセレ
クタコントロール回路12からモードセレクタ11に送られ
るモードセレクト信号である。
以下に、一般的なエミュレーションの動作を説明する。
まずスーパーバイザ１はスーパーバイザーバス13を介し
てブレーク条件をブレーク制御回路９に設定し、トレー
ス条件をトレーサ10に設定する。この時スーパーバイザ
１から指示をうけたモードセレクタコントロール回路12
は、モードセレクト信号17を発してモードセレクタ11に
スーパーバイザ・モードを指示している。スーパーバイ
ザ１はスーパーバイザバス13を使い、一方共通エミュレ
ーションチップ４はコントロールプログラムメモリアク
セスバス15およびエミュレーションチップ・バス14を使
って、ともにコントロール・プログラムを有するメモリ
２をアクセスできる。ここでスーパーバイザ１からエミ
ュレーションモードに移るように指示すると、スーパー
バイザバス13から情報を受け取ったモードセレクタ・コ
ントロール回路12はモード・セレクト信号17を出力して
モードセレクタ11にエミュレーションモードを指示す
る。共通エミュレーションチップ４はエミュレーション
メモリアクセスバス16およびエミュレーションチップバ
ス14を使ってエミュレーションメモリ３へのアクセスに
切り替わり、エミュレーションメモリ３の中のプログラ
ムに従いエミュレーションを開始する。エミュレーショ
ン中に、共通エミュレーション・チップ４の入出力信号
などが、スーパーバイザ１によりあらかじめ設定された
条件になった時、この信号をエミュレーション・チップ
バス14を介して監視していたブレーク制御回路９はエミ
ュレーション中止信号19を送り、共通エミュレーション
４およびトレーサ10の実行を中止させ、またモードセレ
クタコントロール回路12に指示信号を送る。この指示信
号によってモードセレクタコントロール回路12はモード
セレクト信号17を出力してモードセレクタ11にスーパー
バイザモードを指示する。この結果、共通エミュレーシ
ョン・チップ４はコントロール・プログラムメモリ・ア
クセスバス15およびエミュレーション・チップバス14を
使ってコントロール・プログラムを有するメモリ２のア
クセスができる。
てブレーク条件をブレーク制御回路９に設定し、トレー
ス条件をトレーサ10に設定する。この時スーパーバイザ
１から指示をうけたモードセレクタコントロール回路12
は、モードセレクト信号17を発してモードセレクタ11に
スーパーバイザ・モードを指示している。スーパーバイ
ザ１はスーパーバイザバス13を使い、一方共通エミュレ
ーションチップ４はコントロールプログラムメモリアク
セスバス15およびエミュレーションチップ・バス14を使
って、ともにコントロール・プログラムを有するメモリ
２をアクセスできる。ここでスーパーバイザ１からエミ
ュレーションモードに移るように指示すると、スーパー
バイザバス13から情報を受け取ったモードセレクタ・コ
ントロール回路12はモード・セレクト信号17を出力して
モードセレクタ11にエミュレーションモードを指示す
る。共通エミュレーションチップ４はエミュレーション
メモリアクセスバス16およびエミュレーションチップバ
ス14を使ってエミュレーションメモリ３へのアクセスに
切り替わり、エミュレーションメモリ３の中のプログラ
ムに従いエミュレーションを開始する。エミュレーショ
ン中に、共通エミュレーション・チップ４の入出力信号
などが、スーパーバイザ１によりあらかじめ設定された
条件になった時、この信号をエミュレーション・チップ
バス14を介して監視していたブレーク制御回路９はエミ
ュレーション中止信号19を送り、共通エミュレーション
４およびトレーサ10の実行を中止させ、またモードセレ
クタコントロール回路12に指示信号を送る。この指示信
号によってモードセレクタコントロール回路12はモード
セレクト信号17を出力してモードセレクタ11にスーパー
バイザモードを指示する。この結果、共通エミュレーシ
ョン・チップ４はコントロール・プログラムメモリ・ア
クセスバス15およびエミュレーション・チップバス14を
使ってコントロール・プログラムを有するメモリ２のア
クセスができる。
従来のこの種の１チップ・マイクロコンピュータ・ファ
ミリに対する開発装置は、ファミリ内の最大のメモリ・
サイズ,I/O数などを持つ共通エミュレーション・チップ
４でエミュレーションしているため、共通エミュレーシ
ョン・チップ４には存在するが開発対象とするマイクロ
コンピュータには本来不要なメモリ・エリア（以下、不
正メモリ・エリアという）や周辺ハードウェアまでもエ
ミュレーションできるようになっていた。
ミリに対する開発装置は、ファミリ内の最大のメモリ・
サイズ,I/O数などを持つ共通エミュレーション・チップ
４でエミュレーションしているため、共通エミュレーシ
ョン・チップ４には存在するが開発対象とするマイクロ
コンピュータには本来不要なメモリ・エリア（以下、不
正メモリ・エリアという）や周辺ハードウェアまでもエ
ミュレーションできるようになっていた。
上述した従来の同一アーキテクチャで、メモリ・サイ
ズ,I/O数などが異る１チップ・マイクロコンピュータ・
ファミリに対する開発装置は、ファミリ内の全てのマイ
クロコンピュータのエミュレーションを、ファミリ内の
最大のメモリ・サイズ,I/O数などを持つただ１種類の共
通エミュレーション・チップでエミュレーションしてい
るため、開発対象とするマイクロコンピュータが有して
いない不正メモリ・エリアおよび不正周辺ハードウェア
を誤ってエミュレーションしてもこれを認識することが
不可能であった。そのため、前記１チップ・マイクロコ
ンピュータ・ファミリに対する開発装置を使用してディ
バグが完了したソフトウェアが開発対象とする実際のマ
イクロコンピュータでは動作しないことがあるという欠
点があった。
ズ,I/O数などが異る１チップ・マイクロコンピュータ・
ファミリに対する開発装置は、ファミリ内の全てのマイ
クロコンピュータのエミュレーションを、ファミリ内の
最大のメモリ・サイズ,I/O数などを持つただ１種類の共
通エミュレーション・チップでエミュレーションしてい
るため、開発対象とするマイクロコンピュータが有して
いない不正メモリ・エリアおよび不正周辺ハードウェア
を誤ってエミュレーションしてもこれを認識することが
不可能であった。そのため、前記１チップ・マイクロコ
ンピュータ・ファミリに対する開発装置を使用してディ
バグが完了したソフトウェアが開発対象とする実際のマ
イクロコンピュータでは動作しないことがあるという欠
点があった。
同一アーキテクチャでメモリ・サイズ、I/O数などが異
なるマイクロコンピュータ・ファミリに対し、共通のエ
ミュレーションチップを用いてマイクロコンピュータプ
ログラムの開発を行う装置において、前記ファミリ内の
最大のメモリ・サイズ、I/O数を有するマイクロコンピ
ュータと等価な機能を有する共通エミュレーションチッ
プと、それ以外のマイクロコンピュータの各メモリ・サ
イズ、およびI/O数に関する情報を記憶するインフォメ
ーションメモリと、ガード制御回路とを有し、前記ガー
ド制御回路は、前記インフォメーションメモリから開発
すべきマイクロコンピュータのメモリ・サイズおよびI/
O数に関する情報をうけとり、前記共通エミュレーショ
ンチップが開発すべきマイクロコンピュータに存在しな
いメモリ・エリアまたはI/Oをアクセスするか否かを判
定し、アクセスした際ブレーク制御回路に信号を送り実
行中のエミュレーションを中止せし装置。
なるマイクロコンピュータ・ファミリに対し、共通のエ
ミュレーションチップを用いてマイクロコンピュータプ
ログラムの開発を行う装置において、前記ファミリ内の
最大のメモリ・サイズ、I/O数を有するマイクロコンピ
ュータと等価な機能を有する共通エミュレーションチッ
プと、それ以外のマイクロコンピュータの各メモリ・サ
イズ、およびI/O数に関する情報を記憶するインフォメ
ーションメモリと、ガード制御回路とを有し、前記ガー
ド制御回路は、前記インフォメーションメモリから開発
すべきマイクロコンピュータのメモリ・サイズおよびI/
O数に関する情報をうけとり、前記共通エミュレーショ
ンチップが開発すべきマイクロコンピュータに存在しな
いメモリ・エリアまたはI/Oをアクセスするか否かを判
定し、アクセスした際ブレーク制御回路に信号を送り実
行中のエミュレーションを中止せし装置。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。なお、
図ではスーパーバイザ１が使用するワーク・メモリおよ
びモニタ・メモリは略している。
図ではスーパーバイザ１が使用するワーク・メモリおよ
びモニタ・メモリは略している。
図中１は、共通エミュレーション・チップ４および周辺
エミュレーション・チップ５の制御およびブレーク制御
回路９へのブレーク条件の設定，トレーサ10へのトレー
ス条件の設定など開発装置全体のコントロールを行うス
ーパーバイザ、２はスーパーバイザ１および共通エミュ
レーション・チップ４からアクセス可能なメモリで、ス
ーパーバイザ１が共通エミュレーション・チップをアク
セスする場合または、共通エミュレーション・チップ４
がスーパーバイザ１をアクセスする場合に使用するコン
トロール・プログラムを有している。３は共通エミュレ
ーション・チップ４によってエミュレーション時にアク
セスされ、その中にはユーザーが作成したプログラムが
書き込まれているエミュレーション・メモリ、４はファ
ミリ最大のメモリサイズ,I/O数などのエミュレーション
を可能とする共通エミュレーション・チップ、５は対象
マイクロコンピュータの周辺ハードウェア部分などユニ
ークな部分のエミュレーションを可能とする周辺エミュ
レーション・チップ、６はファミリ最大のメモリサイ
ズ,I/O数などのエミュレーションを可能とする共通エミ
ュレーションチップ４に比較して、対象マイクロコンピ
ュータが使用可能なデータ・メモリエリアを記憶したメ
モリ（以下インフォメーション・メモリという）、７は
ファミリ内の各々の対象とするマイクロコンピュータご
とに交換・接続が可能で周辺エミュレーション・チップ
５およびインフォメーション・メモリ６を有する周辺ハ
ードウェア・エミュレーションボード、８はスーパーバ
イザ１によりスーパーバイザバス13を介してインフォメ
ーション・メモリ６よりあらかじめ複写された対象マイ
クロコンピュータの使用可能なデータ・メモリエリアと
エミュレーションチップバス14を介して比較して、共通
エミュレーションチップ４が対象マイクロコンピュータ
の有していないデータ・メモリ・エリアをアクセスし、
エミュレーションするとブレーク制御回路９にガード成
立信号18を送り、この成立信号によってブレーク制御回
路９から送られるエミュレーション中止信号19によりエ
ミュレーションを中止させるガード制御回路である。９
は共通エミュレーション・チップ４または周辺エミュレ
ーションチップ５の入出力信号などをエミュレーション
チップバス14を介して監視しており、共通エミュレーシ
ョンチップ４または周辺エミュレーションチップ５の入
出力信号などが、スーパーバイザ１よりスーパーバイザ
バス13を介してあらかじめ設定された条件になった時ま
たはガード制御回路８よりガード成立信号18が送られて
きた時にエミュレーション中止信号19によりエミュレー
ションおよびトレースを中止させ、モードセレクタコン
トロール回路12に送る指示信号によりモードセレクタ11
にスーパーバイザモードを指定するブレーク制御回路、
10は共通エミュレーションチップ４および周辺エミュレ
ーションチップ５の入出力信号などを、スーパーバイザ
１よりスーパーバイザバス13を介してあらかじめ設定さ
れた条件でエミュレーション・チップバス14を介してト
レースするトレーサ、11はコントロールプログラムを有
しているメモリ２を介してスーパーバイザ１が共通エミ
ュレーションチップ４をアクセスする時または共通エミ
ュレーション・チップ４がスーパーバイザ１をアクセス
する時には、エミュレーションチップバス14とコントロ
ール・プログラムメモリ・アクセスバス15が接続される
スーパーバイザ・モードと、共通エミュレーションチッ
プ４がエミュレーションメモリ３をアクセスするエミュ
レーション中には、エミュレーションチップバス14とエ
ミュレーションメモリアクセスバス16が接続されるエミ
ュレーションモードを切り替えるモードセレクタで、12
はモード・セレクタ11のスーパーバイザモードとエミュ
レーションモードを切り替えをモードセレクタコントロ
ール回路である。13はスーパーバイザ・アドレスバス，
スーパーバイザ・データバス，スーパーバイザ・コント
ロールバスより構成されるスーパーバイザ・バス、14は
エミュレーションチップ・アドレスバス，エミュレーシ
ョンチップ・データバス，エミュレーションチップ・コ
ントロールバスより構成されるエミュレーションチップ
バス、15はスーパーバイザモード時に使用されるコント
ロール・プログラムメモリ・アクセスバス、16はエミュ
レーション・モード時に使用されるエミュレーションメ
モリ・アクセスバス、17はモードセレクタコントロール
回路12からモードセレクタ11に送られるモードセレクト
信号、18はスーパーバイザ１によりスーパーバイザバス
13を介してインフォメーション・メモリ６よりあらかじ
め複写された対象マイクロコンピュータの使用可能なデ
ータ・メモリエリアとエミュレーションチップバス14を
介して比較して、共通エミュレーション・チップ４が対
象マイクロコンピュータの有していないデータ・メモリ
エリアをアクセスし、エミュレーションすると、ガード
制御回路８よりブレーク制御回路９に送られるガード成
立信号、19は共通エミュレーションチップ４または周辺
エミュレーションチップ５の入出力信号などがスーパー
バイザ１によりあらかじめ設定された条件になった時ま
たはガード制御回路８よりガード成立信号18が送られて
きた時に、共通エミュレーションチップ４およびトレー
サ10の実行を中止させ、モードセレクタ11にスーパーバ
イザモードを指示するためにモードセレクタコントロー
ル回路12にも送られるエミュレーション中止信号であ
る。
エミュレーション・チップ５の制御およびブレーク制御
回路９へのブレーク条件の設定，トレーサ10へのトレー
ス条件の設定など開発装置全体のコントロールを行うス
ーパーバイザ、２はスーパーバイザ１および共通エミュ
レーション・チップ４からアクセス可能なメモリで、ス
ーパーバイザ１が共通エミュレーション・チップをアク
セスする場合または、共通エミュレーション・チップ４
がスーパーバイザ１をアクセスする場合に使用するコン
トロール・プログラムを有している。３は共通エミュレ
ーション・チップ４によってエミュレーション時にアク
セスされ、その中にはユーザーが作成したプログラムが
書き込まれているエミュレーション・メモリ、４はファ
ミリ最大のメモリサイズ,I/O数などのエミュレーション
を可能とする共通エミュレーション・チップ、５は対象
マイクロコンピュータの周辺ハードウェア部分などユニ
ークな部分のエミュレーションを可能とする周辺エミュ
レーション・チップ、６はファミリ最大のメモリサイ
ズ,I/O数などのエミュレーションを可能とする共通エミ
ュレーションチップ４に比較して、対象マイクロコンピ
ュータが使用可能なデータ・メモリエリアを記憶したメ
モリ（以下インフォメーション・メモリという）、７は
ファミリ内の各々の対象とするマイクロコンピュータご
とに交換・接続が可能で周辺エミュレーション・チップ
５およびインフォメーション・メモリ６を有する周辺ハ
ードウェア・エミュレーションボード、８はスーパーバ
イザ１によりスーパーバイザバス13を介してインフォメ
ーション・メモリ６よりあらかじめ複写された対象マイ
クロコンピュータの使用可能なデータ・メモリエリアと
エミュレーションチップバス14を介して比較して、共通
エミュレーションチップ４が対象マイクロコンピュータ
の有していないデータ・メモリ・エリアをアクセスし、
エミュレーションするとブレーク制御回路９にガード成
立信号18を送り、この成立信号によってブレーク制御回
路９から送られるエミュレーション中止信号19によりエ
ミュレーションを中止させるガード制御回路である。９
は共通エミュレーション・チップ４または周辺エミュレ
ーションチップ５の入出力信号などをエミュレーション
チップバス14を介して監視しており、共通エミュレーシ
ョンチップ４または周辺エミュレーションチップ５の入
出力信号などが、スーパーバイザ１よりスーパーバイザ
バス13を介してあらかじめ設定された条件になった時ま
たはガード制御回路８よりガード成立信号18が送られて
きた時にエミュレーション中止信号19によりエミュレー
ションおよびトレースを中止させ、モードセレクタコン
トロール回路12に送る指示信号によりモードセレクタ11
にスーパーバイザモードを指定するブレーク制御回路、
10は共通エミュレーションチップ４および周辺エミュレ
ーションチップ５の入出力信号などを、スーパーバイザ
１よりスーパーバイザバス13を介してあらかじめ設定さ
れた条件でエミュレーション・チップバス14を介してト
レースするトレーサ、11はコントロールプログラムを有
しているメモリ２を介してスーパーバイザ１が共通エミ
ュレーションチップ４をアクセスする時または共通エミ
ュレーション・チップ４がスーパーバイザ１をアクセス
する時には、エミュレーションチップバス14とコントロ
ール・プログラムメモリ・アクセスバス15が接続される
スーパーバイザ・モードと、共通エミュレーションチッ
プ４がエミュレーションメモリ３をアクセスするエミュ
レーション中には、エミュレーションチップバス14とエ
ミュレーションメモリアクセスバス16が接続されるエミ
ュレーションモードを切り替えるモードセレクタで、12
はモード・セレクタ11のスーパーバイザモードとエミュ
レーションモードを切り替えをモードセレクタコントロ
ール回路である。13はスーパーバイザ・アドレスバス，
スーパーバイザ・データバス，スーパーバイザ・コント
ロールバスより構成されるスーパーバイザ・バス、14は
エミュレーションチップ・アドレスバス，エミュレーシ
ョンチップ・データバス，エミュレーションチップ・コ
ントロールバスより構成されるエミュレーションチップ
バス、15はスーパーバイザモード時に使用されるコント
ロール・プログラムメモリ・アクセスバス、16はエミュ
レーション・モード時に使用されるエミュレーションメ
モリ・アクセスバス、17はモードセレクタコントロール
回路12からモードセレクタ11に送られるモードセレクト
信号、18はスーパーバイザ１によりスーパーバイザバス
13を介してインフォメーション・メモリ６よりあらかじ
め複写された対象マイクロコンピュータの使用可能なデ
ータ・メモリエリアとエミュレーションチップバス14を
介して比較して、共通エミュレーション・チップ４が対
象マイクロコンピュータの有していないデータ・メモリ
エリアをアクセスし、エミュレーションすると、ガード
制御回路８よりブレーク制御回路９に送られるガード成
立信号、19は共通エミュレーションチップ４または周辺
エミュレーションチップ５の入出力信号などがスーパー
バイザ１によりあらかじめ設定された条件になった時ま
たはガード制御回路８よりガード成立信号18が送られて
きた時に、共通エミュレーションチップ４およびトレー
サ10の実行を中止させ、モードセレクタ11にスーパーバ
イザモードを指示するためにモードセレクタコントロー
ル回路12にも送られるエミュレーション中止信号であ
る。
ここで一般的なエミュレーションの動作を以下に説明す
る。
る。
まず、共通エミュレーション・チップ４およびガード制
御回路８を有した共通エミュレーション・ボードに、フ
ァミリ内の各々の対象とするマイクロコンピュータごと
に交換が可能で、周辺エミュレーション・チップ５およ
びインフォメーション・メモリ６を有した周辺ハードウ
ェア・エミュレーション・ボード７を接続する。そし
て、スーパーバイザ１は、スーパーバイザーバス13を介
して、イニシャライズ時に、インフォメーション・メモ
リ６の対象マイクロコンピュータが使用可能なデータ・
メモリ・エリアをガードブレーク制御回路８に複写す
る。さらに、スーパーバイザ１はスーパーバイザーバス
13を介してブレーク条件をブレーク制御回路９に設定
し、トレース条件をトレーサ10に設定する。この時スー
パーバイザバス13を介して指示されたモードセレクタコ
ントロール回路12は、モードセレクタ17を介してモード
セレクタ11にスーパーバイザ・モードを指示しており、
スーパーバイザ１は、スーパーバイザバス13を介し、共
通エミュレーションチップ４はコントロールプログラム
・メモリ・アクセスバス15およびエミュレーションチッ
プバス14を介しともにコントロール・プログラムを有し
たメモリ２をアクセスしている。ここでスーパーバイザ
１からエミュレーションモードに移るよう指示すると、
スーパーバイザバス13から情報を受け取ったモードセレ
クタコントロール回路12は、モードセレクタ信号17を介
してモードセレクタ11にエミュレーションモードを指示
し、共通エミュレーションチップ４はエミュレーション
メモリ・アクセスバス16およびエミュレーションチップ
バス14を介し、エミュレーションメモリ３へのアクセス
に切り替わるエミュレーションメモリ３の中のプログラ
ムに従いエミュレーションを開始する。エミュレーショ
ン中に共通エミュレーションチップ４または周辺エミュ
レーションチップ５の入出力信号などが、スーパーバイ
ザ１によりあらかじめ設定された条件になった時また
は、スーパーバイザ１によりインフォメーション・メモ
リ６よりあらかじめ複写された対象マイクロコンピュー
タの使用可能なデータ・メモリエリアとエミュレーショ
ンチップバス14を介して比較して、共通エミュレーショ
ンチップ４が対象マイクロコンピュータの有していない
データ・メモリエリアをアクセスしエミュレーション
し、ガード制御回路８よりガード成立信号18が送られて
きた時に、これらの信号を監視していたブレーク制御回
路９は、エミュレーション中止信号19を送り、共通エミ
ュレーション４およびトレーサ10の実行を中止させ、ま
たモードセレクタコントロール回路12に指示信号を送
り、この指示信号によってモードセレクタコントロール
回路12は、モードセレクト信号17を介してモードセレク
タ11にスーパーバイザモードを指示し、共通エミュレー
ションチップ４はコントロールプログラムメモリ・アク
セスバス15およびエミュレーション・チップバス14を介
し、コントロールプログラムを有したメモリ２へのアク
セスに切り替わる。
御回路８を有した共通エミュレーション・ボードに、フ
ァミリ内の各々の対象とするマイクロコンピュータごと
に交換が可能で、周辺エミュレーション・チップ５およ
びインフォメーション・メモリ６を有した周辺ハードウ
ェア・エミュレーション・ボード７を接続する。そし
て、スーパーバイザ１は、スーパーバイザーバス13を介
して、イニシャライズ時に、インフォメーション・メモ
リ６の対象マイクロコンピュータが使用可能なデータ・
メモリ・エリアをガードブレーク制御回路８に複写す
る。さらに、スーパーバイザ１はスーパーバイザーバス
13を介してブレーク条件をブレーク制御回路９に設定
し、トレース条件をトレーサ10に設定する。この時スー
パーバイザバス13を介して指示されたモードセレクタコ
ントロール回路12は、モードセレクタ17を介してモード
セレクタ11にスーパーバイザ・モードを指示しており、
スーパーバイザ１は、スーパーバイザバス13を介し、共
通エミュレーションチップ４はコントロールプログラム
・メモリ・アクセスバス15およびエミュレーションチッ
プバス14を介しともにコントロール・プログラムを有し
たメモリ２をアクセスしている。ここでスーパーバイザ
１からエミュレーションモードに移るよう指示すると、
スーパーバイザバス13から情報を受け取ったモードセレ
クタコントロール回路12は、モードセレクタ信号17を介
してモードセレクタ11にエミュレーションモードを指示
し、共通エミュレーションチップ４はエミュレーション
メモリ・アクセスバス16およびエミュレーションチップ
バス14を介し、エミュレーションメモリ３へのアクセス
に切り替わるエミュレーションメモリ３の中のプログラ
ムに従いエミュレーションを開始する。エミュレーショ
ン中に共通エミュレーションチップ４または周辺エミュ
レーションチップ５の入出力信号などが、スーパーバイ
ザ１によりあらかじめ設定された条件になった時また
は、スーパーバイザ１によりインフォメーション・メモ
リ６よりあらかじめ複写された対象マイクロコンピュー
タの使用可能なデータ・メモリエリアとエミュレーショ
ンチップバス14を介して比較して、共通エミュレーショ
ンチップ４が対象マイクロコンピュータの有していない
データ・メモリエリアをアクセスしエミュレーション
し、ガード制御回路８よりガード成立信号18が送られて
きた時に、これらの信号を監視していたブレーク制御回
路９は、エミュレーション中止信号19を送り、共通エミ
ュレーション４およびトレーサ10の実行を中止させ、ま
たモードセレクタコントロール回路12に指示信号を送
り、この指示信号によってモードセレクタコントロール
回路12は、モードセレクト信号17を介してモードセレク
タ11にスーパーバイザモードを指示し、共通エミュレー
ションチップ４はコントロールプログラムメモリ・アク
セスバス15およびエミュレーション・チップバス14を介
し、コントロールプログラムを有したメモリ２へのアク
セスに切り替わる。
以上説明したように本発明は、周辺エミュレーション・
チップおよび対象マイクロコンピュータのユニークな各
種制限事項を記憶したインフォメーション・メモリを有
する交換・接続可能な周辺ハードウェア・エミュレーシ
ョン・ボードと、共通エミュレーション・チップおよび
ガード制御回路を有する共通エミュレーション・ボード
で構成されるにより、共通エミュレーション・チップが
対象マイクロコンピュータの有していない、不正メモリ
・エリアおよび不正周辺ハードウェアなどをアクセスす
るとエミュレーションを中止させることができる。ま
た、ファミリ内の他のマイクロコンピュータのディバグ
時には周辺ハードウェア・エミュレーション・ボードの
みを交換し、共通エミュレーション・ボードは共通に使
用できる効果がある。
チップおよび対象マイクロコンピュータのユニークな各
種制限事項を記憶したインフォメーション・メモリを有
する交換・接続可能な周辺ハードウェア・エミュレーシ
ョン・ボードと、共通エミュレーション・チップおよび
ガード制御回路を有する共通エミュレーション・ボード
で構成されるにより、共通エミュレーション・チップが
対象マイクロコンピュータの有していない、不正メモリ
・エリアおよび不正周辺ハードウェアなどをアクセスす
るとエミュレーションを中止させることができる。ま
た、ファミリ内の他のマイクロコンピュータのディバグ
時には周辺ハードウェア・エミュレーション・ボードの
みを交換し、共通エミュレーション・ボードは共通に使
用できる効果がある。
インフォメーション・メモリに、対象マイクロコンピュ
ータのリード・ライト信号，有効アクセス情報など、ユ
ニークな情報を増やすことにより、１チップ・マイクロ
コンピュータ開発装置を対象マイクロコンピュータと等
価なものに近づけることができる。
ータのリード・ライト信号，有効アクセス情報など、ユ
ニークな情報を増やすことにより、１チップ・マイクロ
コンピュータ開発装置を対象マイクロコンピュータと等
価なものに近づけることができる。
第１図は本発明の一実施例のブロック図、第２図は従来
の１チップ・マイクロコンピュータ開発装置のブロック
図である。 １……スーパーバイザ、２……コントロール・プログラ
ムを有したメモリ、３……エミュレーション・メモリ、
４……共通エミュレーション・チップ、５……周辺エミ
ュレーション・チップ、６……インフォメーション・メ
モリ、７……周辺ハードウェア・エミュレーション・ボ
ード、８……ガード制御回路、９……ブレーク制御回
路、10……トレーサ、11……モード・セレクタ、12……
モード・セレクタ・コントロール回路、13……スーパー
バイザ・バス、14……エミュレーションチップバス、15
……コントロール・プログラムメモリ・アクセスバス、
16……エミュレーションメモリ・アクセスバス、17……
モードセレクト信号、18……ガード成立信号、19……エ
ミュレーション中止信号。
の１チップ・マイクロコンピュータ開発装置のブロック
図である。 １……スーパーバイザ、２……コントロール・プログラ
ムを有したメモリ、３……エミュレーション・メモリ、
４……共通エミュレーション・チップ、５……周辺エミ
ュレーション・チップ、６……インフォメーション・メ
モリ、７……周辺ハードウェア・エミュレーション・ボ
ード、８……ガード制御回路、９……ブレーク制御回
路、10……トレーサ、11……モード・セレクタ、12……
モード・セレクタ・コントロール回路、13……スーパー
バイザ・バス、14……エミュレーションチップバス、15
……コントロール・プログラムメモリ・アクセスバス、
16……エミュレーションメモリ・アクセスバス、17……
モードセレクト信号、18……ガード成立信号、19……エ
ミュレーション中止信号。
フロントページの続き (56)参考文献 実開 昭57−114435（ＪＰ，Ｕ) インターフェース９〔12〕（昭58−12) ＣＱ出版Ｐ．220−230
Claims (1)
- 【請求項１】同一アーキテクチャでメモリ・サイズ、I/
O数などが異るマイクロコンピュータ・ファミリに対
し、共通のエミュレーションチップを用いてマイクロコ
ンピュータプログラムの開発を行う装置において、前記
ファミリ内の最大のメモリ・サイズ、I/O数を有するマ
イクロコンピュータと等価な機能を有する共通エミュレ
ーションチップと、それ以外のマイクロコンピュータの
各メモリ・サイズ、およびI/O数に関する情報を記憶す
るインフォメーションメモリと、ガード制御回路とを有
し、前記ガード制御回路は、前記インフォメーションメ
モリから開発すべきマイクロコンピュータのメモリ・サ
イズおよびI/O数に関する情報をうけとり、前記共通エ
ミュレーションチップが開発すべきマイクロコンピュー
タに存在しないメモリ・エリアまたはI/Oをアクセスす
るか否かを判定し、アクセスした際ブレーク制御回路に
信号を送り実行中のエミュレーションを中止せしめるこ
とを特徴とするマイクロコンピュータ開発装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60170610A JPH0727471B2 (ja) | 1985-08-01 | 1985-08-01 | マイクロコンピュータ開発装置 |
| US06/892,036 US4847805A (en) | 1985-08-01 | 1986-08-01 | Microcomputer development system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60170610A JPH0727471B2 (ja) | 1985-08-01 | 1985-08-01 | マイクロコンピュータ開発装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6231449A JPS6231449A (ja) | 1987-02-10 |
| JPH0727471B2 true JPH0727471B2 (ja) | 1995-03-29 |
Family
ID=15908043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60170610A Expired - Lifetime JPH0727471B2 (ja) | 1985-08-01 | 1985-08-01 | マイクロコンピュータ開発装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4847805A (ja) |
| JP (1) | JPH0727471B2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8602849A (nl) * | 1986-11-11 | 1988-06-01 | Philips Nv | Inrichting voor het emuleren van een microcontroller, middels gebruik maken van een moedermicrocontroller en een dochtermicrocontroller, moedermicrocontroller, respektievelijk dochtermicrocontroller voor gebruik in zo een inrichting, geintegreerde schakeling voor gebruik in zo een dochtermicrocontroller en microcontroller bevattende zo een geintegreerde schakeling. |
| JPH0721771B2 (ja) * | 1987-09-29 | 1995-03-08 | 日本電気株式会社 | エミュレーション・チップ |
| JPH0628036B2 (ja) * | 1988-02-01 | 1994-04-13 | インターナショナル・ビジネス・マシーンズ・コーポレーシヨン | シミュレーシヨン方法 |
| JPH02133834A (ja) * | 1988-11-14 | 1990-05-23 | Nec Corp | インサートキットエミュレータ |
| US5210864A (en) * | 1989-06-01 | 1993-05-11 | Mitsubishi Denki Kabushiki Kaisha | Pipelined microprocessor with instruction execution control unit which receives instructions from separate path in test mode for testing instruction execution pipeline |
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| JP2731618B2 (ja) * | 1990-02-28 | 1998-03-25 | 日本電気アイシーマイコンシステム株式会社 | エミュレータ |
| JPH04229337A (ja) * | 1990-12-27 | 1992-08-18 | Hitachi Ltd | エミュレータ |
| JPH04238542A (ja) * | 1991-01-23 | 1992-08-26 | Nec Corp | エミュレーション装置 |
| JP2856591B2 (ja) * | 1991-06-27 | 1999-02-10 | 三菱電機株式会社 | マイクロコンピュータ、プログラム開発装置およびプログラム開発システム |
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| JPS6210834Y2 (ja) * | 1980-12-29 | 1987-03-14 | ||
| US4447876A (en) * | 1981-07-30 | 1984-05-08 | Tektronix, Inc. | Emulator control sequencer |
| US4633417A (en) * | 1984-06-20 | 1986-12-30 | Step Engineering | Emulator for non-fixed instruction set VLSI devices |
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1985
- 1985-08-01 JP JP60170610A patent/JPH0727471B2/ja not_active Expired - Lifetime
-
1986
- 1986-08-01 US US06/892,036 patent/US4847805A/en not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| インターフェース９〔１２〕（昭５８−１２）ＣＱ出版Ｐ．２２０−２３０ |
Also Published As
| Publication number | Publication date |
|---|---|
| US4847805A (en) | 1989-07-11 |
| JPS6231449A (ja) | 1987-02-10 |
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Legal Events
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |