JPH0251924A - パケット交換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はパケット交換方法、及び、その装置に関し、特
に固定長のパケットを高速に交換するのに好適な交換装
置、及び、交換方法に関する。

［従来の技術］ パケット交換を用いたネットワークとしては、ＣＣＩＴ
Ｔ（国際電信電話諮問委員会）勧告のプロトコルＸ２５
を用いたものが商用化され、広く使われている。しかし
、最近では、すべての情報をパケット化して伝送、交換
するために、簡略化したプロトコルを用いて高速にパケ
ットを交換する装置への関心が高い。このような高速パ
ケット交換装置の主たる機能は、高速（例えば１５０Ｍ
　ｂｐｓ程度）でパケット多重された複数の入出力ポー
ト間でパケットをそのヘッダ情報に従って交換すること
にある。

高速パケット交換方式の中でも特に、パケットを固定長
（以下、固定長のパケットをセルと呼ぶ）とし、交換処
理ハードウェアで行う方式が、高速性の点で優れている
。

このような交換方式は１例えば、特開昭５９−１３５９
４４号、及び特開昭６０−５００９３４号公報において
公知である。特開昭５９−１３５９４４号公報に示され
た例では、複数の入力ポートからの入力セルを多重化し
て共通バッファに書き込む、セルに書き込んだアドレス
は、そのセルを出力すべき出力ポートに転送される。出
力ポート側では、転送されたアドレスを用いて、共通バ
ッファから出力すべきセルを読みだす。また、特開昭６
０−５００９３４号公報では、２人力２出力のスイッチ
を基本とし、これを多段に接続してスイッチを構成して
いる。２人力２出力の基本スイッチはセルヘッダの一部
、もしくは全ビットを使うことにより自立的にセルを交
換する。特開昭６０−５００９３４号公報ではパケット
交換装置を分類ネットワーク、トラップネットワーク、
拡張ネットワークの３つのネットワークの従属接続によ
り構成され、また、これら３種類のネットワークは、そ
れぞれ前記２人力２出力の基本スイッチの多段接続によ
り実現される。

また、他の例として、　　”　Ｉｎｐｕｔ　Ｖｅｒｓｕ
ｓ○ｕｔｐｕｔ　Ｑｕｅｕｅｉｎｇ　ｏｎ　ａ　５ｐａ
ｃｅ−ＤｉｖｉｓｉｏｎＰａｃｋｅｔ　５ｗ１ｔｃｈ”
アイイーイーイー　トランザクションズ　オン　コミュ
ニケーションズＣ０Ｍ−３５巻、１２号、１９８７　（
ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｃｏａ＋＋
ｎｕｎｉｃａｔｉｏｎｓ　ＶｏＬ　−３５＋Ｎａ１２，
１９８７）に述べられている構成がある。

上記文献ではスイッチの基本的な構成を入りバッファ形
と出バッファ形の２つに分類し、それぞれの特性を解析
している。前記特開昭５９−１３５９４４号公報に示さ
れた例は出バッファ形である。

人すバソファ形のスイッチは、各入力ポート毎に用意さ
れたバッファと、バッファ出力を所望の出力ポートに転
送するスイッチ回路とから構成される。入力されたセル
は、バッファに一時蓄積され、同一出力ポートに複数の
入力ポートからのセルが衝突しないように、各入力ポー
トからセルが出力されて、スイッチ回路により出力ポー
トに転送される。

［発明が解決しようとする課題］ しかし、上記従来の技術においてはいくつかに問題があ
る。第１の問題点は、パケット交換装置の大容量化が困
難なことである。特開昭５９−１３５９４４号公報の方
式では、共通パケットバッファのアクセス速度は、入力
ポート数と各入力ポートの伝送速度の積に反比例するか
ら、パケット交換装置の交換容量は、使用するメモリの
スピードで制限されてしまう、複数の単位スイッチを多
段（例えば、クロス形のネットワーク）に接続し、て大
容量化する方法も考えられるが、この場合、単位スイッ
チ間を接続する配線が問題となる。例えば、３２Ｘ３２
の単位スイッチをクロス形に接続して、１０２４ｘ１０
２４のスイッチを構成した場合、相互配線数は約４００
０本となる。一方、特開昭６０−５００９３４号公報の
方式においては、相互配線の増加が大容量化のネックと
なる。

即ち、２人力２出力の基本スイッチ間を相互接続する配
線数は、入出力ポート数をＮとしたとき、１ｏｇ２　（
Ｎ）の２乗に比例するからである。第２の問題点は、入
りバッファ形のスイッチに関するもので、スイッチの使
用率を高く取れないことである。前記文献にも示されて
いるように、スリバッファ形のスイッチでは、バッファ
の先頭セルが衝突により出力されないと、後のセルは、
スイッチ回路に転送能力があっても出力されないから。

スイッチの使用率を５０％以上とすることは困難である
。

従って１本発明の目的は、メモリ量を増加させることな
く、大容量化が容易なパケット交換装置を提供すること
にある。

本発明の他の目的は、スリバッファ形スイッチの使用率
を改善することにある。

［！１題を解決するための手段］ 上記目的を達成するため、本発明では、パケット交換装
置を、集線、多重段と、多重された信号を交換する交換
段と、多重された信号を宛先加入者に分配する分配段と
の３段構成とし、上記交換段をスリバッファ形のスイッ
チで構成し、集線、多重段の集線、多重用のバッファと
交換段のバッファとを共用した。更に、前記共用バッフ
ァを宛先分配段毎に分割して構成し、各集線、多重段が
お互いに異なる分配段宛のパケットを出力できるように
した。

［作用］ 本発明によればパケット交換装置を多段構成とし、加入
者からの信号を多重して交換することにより、配線数を
減らすことが可能となる。例えば、加入者インタフェー
ス速度が１５０　Ｍｂｐｓの場合、これを多重化して２
．４Ｇｂｐｓとして交換すれば、交換股間の配線数を１
／１６以下に減らすことが可能である。また、多重化し
、速度をＮ倍にして交換する場合、セルの交換処理時間
もｌ／Ｎとなるから、交換遅延を１／Ｎに減少させるこ
とが可能となる。更に、交換段のスイッチをスリバッフ
ァ形とし、集線、多重段用バッファと交換段用バッファ
とを共用することにより、必要なメモリ量を減らすこと
ができる。

スリバッファ形スイッチの使用率は、バッファを宛先ポ
ート別に分割して構成し、各入力ポートから互いに異な
る出力ポート宛のセルが出力されるように制御すること
により改善できる。即ち。

各入力ポートに異なる出力ポート番号をサイクリックに
割り当て、各入力ポートが、割り当てられた出面ポート
宛のセルを優先して出力することにより、同一出力ポー
トに向かうセルの衝突による使用率の低下を抑えること
ができる。

［実施例］ 第１図〜第９図は本発明の第１の実施例を示す。

第１図はパケット交換装置の概要を示す。セルは３６バ
イトの固定長で、ヘッダが４バイト、情報部が３２バイ
トであり、ヘッダの先頭から２バイトに仮想回線番号（
ＶＣＮ）が書き込まれている。パケット交換装置の入出
力ポートｔｏｏ−１−１〜１００−３２−３２，１０１
−４−１〜１０１−３２−３２には、信号が１５０　Ｍ
ｂｐｓでビットシリアルに入出力される。

本パケット交換装置は、入力された信号を多重化する多
重化装置１０３−１〜１０３−３２と、多重化された信
号を交換する空間分割形スイッチ１１３と、空間分割形
スイッチの制御装置１１４と、多重化された信号を指定
された出力ポートに分配する分配装置１０２−１〜１０
２−３２とから成り、各セルのＶＣＨにしたがって、セ
ルを指定された出力ポートへ転送する機能を持つ６人力
された信号は、マルチプレクサ１０６−１〜１０６−３
２でセル毎に多重化され、バッファ１０７−１〜１０７
−３２に書き込まれる。バッファ１０７−１〜１０７−
３２は、セルの宛先憩に論理的に分割されており、入力
されたセルは、そのＶＣＮから宛先分配装置が解析され
、対応するバッファに書き込まれる。入出力制御装置１
０８−１〜１０８−３２は、バッファ内のセルの有無を
スキャンし、送出するセルを選択し、その宛先は制御装
置１１４にセル転送要求として送出する。制御装置１１
４は、各出力制御回路から送られた転送要求を解析して
、各分配装置にどのセルを出力するかを決定し、各多重
化装置に通知するとともに、空間分割形スイッチを制御
して必要な接点を閉じる。制御装置！！１１４からセル
送信可の通知を受けた入出力制御回路は、セルを出力す
る。

複数のセルが同一の分配装置への転送を要求した場合、
１つのセルのみが転送可となり、他のセルは転送されな
い。

空間分割形スイッチ１１３は、クロスポイント形のスイ
ッチで任意の入力と任意に出力を接続することができる
。多重化装置出力１１０−１〜１１０−３２では、１５
０　Ｍｂｐｓの入力信号が３２多重されているので、４
．８Ｇｂｐｓのシリアル信号となる。分配装置１０２−
１〜１０２−３２では、入力されたセルのＶＣＮを解析
することにより、最終的な出力ポートを決定し、出力す
る。

特定の出力ポートにトラヒックが偏った場合にもセルが
廃棄されないために、分配装置１０２−１〜１０２−３
２にはバッファが必要である。第１図においては、多重
化装置１０３−１〜１０３−３２の入力ポート数は３２
であるが、入力回線の使用率が低い場合には、３２以上
の回線をサポートすることも可能である。この場合、多
重化装置１０２−１〜１０２−３２は集線機能も兼ねる
ことになる。

第２図は動作タイミングの概要を示したものである。制
御装置１１４が、各多重化装置からのセル出力要求にも
とづいて、各セルの出力可否を決定するアービトレーシ
ョンと、空間分割形スイッチ１１３の接続制御、および
セル交換とが並列に実行される。本実施例においては、
セル長は３６バイト（２８８ビツト）、空間分割形スイ
ッチ１１３の入出力ビットレートは４．８Ｇｂｐｓであ
るから、第２図に示すセル交換には６０ｎｓ（２８８／
４．８　Ｘ　１０’）を必要となる。したがって、第２
図に示す交換処理の１周期は、６０ｎｓにスイッチ接続
制御時間を加えたものになる。

パケット交換装置としての効率はセル交換時間／交換周
期であるから、スイッチ接続制御時間が短いほど効率が
高くなる０例えば、空間分割形スイッチとして、スイッ
チング時間ｉｎｓの光スィッチを用いれば、効率を９８
％以上（６０／（６０＋１））することができる。以下
の説明では、説明を簡単にするため、スイッチ接続制御
時間は０であるものとする。

第３図は、第１図の多重化装置１．０３−１の詳細を示
したものであり、３２個の人力ポート１０１−１−１〜
１０１−１−３２から入力されたセルを多重し、セル出
力要求を制御装置１１４に出力し、制御装置からのセル
出力可否信号にもとずいて、セルを出力する機能を持つ
。他の多重化装置が同一の分配装置に向かうセルの転送
要求を出した場合は、転送要求を出したセルを出力でき
ないことがある。これらの出力できなかったセルを蓄積
するため、多重化装置にはバッファ１０７−１が必要で
ある。また、前述したように、多重化装置が集線機能を
持つ場合には、集線のためにバッファが必要となるので
、セル衝突対策用のバッファと、集線用のバッファとを
共用することが可能である。

入力されたセルは、直並列変換器３０１−１〜３０１−
３２でセル毎に並列信号に変換される。

各入力ポートからのセルは、セレクタ３０２で周期的に
選択され、−旦、ラッチ３０３に蓄積された後、バッフ
ァ１０７−１に書き込まれる。入力ポート１０１−２〜
１０１−３２からのセルのバッファ１０７−１への書き
込みタイミングを合わせるため、この実施例では、シフ
トレジスタ３００−２〜３００−３２が挿入されている
。第４図に上記のタイミングの関係を示す。制御装置１
１４から供給される４、８ＧＨｚのクロックを３２分周
することにより、１５０ＭＨｚのクロックが作成され、
このクロックで直並列変換器３０１−１〜３０１−３２
、及びシフトレジスタ３００−２〜３００−３２が動作
する。直並列変換３０．１−１〜３０１−３２は、セル
長と等しいビット長を持ち、１セル分の情報を直並列変
換してラッチ３０３に供給する。入力１０１−１−２か
ら１０１−１−３２は、シフトレジスタ３０２−２〜３
００−３２　ニより９ビツト（１５０ＭＨｚのクロック
で）ずつシフトされ、２８８ビツトの情報が入力される
間に３２セルがバッファ１０７−１に書き込まれる。

バッファ１０７−１は、セルの宛先分配装置毎に論理的
に分割されている。直並列変換器３０１−１〜３０２−
３２からヘッダのＶＣＮ部分を取りだして、出方路検出
回路３１０で解析し、この結果により、アドレス制御回
路３１−５で書き込みアドレスを決定する。この分析は
１例えば、セルのＶＣＮをアドレスとして、テーブルを
参照することにより実現できる。テーブルの内容は、コ
ネクション設定時に設定される。多重化装置１０３−１
〜１０３−３２からのセル出力は、同一分配装置に向か
うセルの衝突を避けるために、制御装置１１４から指定
された分配装置に向かうセルを優先的に出力するように
制御する。制御装置１１４は、各多重化装置に異なる分
配装置をサイクリックに指定する。これにより、パケッ
ト交換装置の使用率−遅延特性を改善できる。アドレス
制御装置３１５は、制御装置１１４から信号線１１２−
１で指定された分配装置宛のセルがあれば、このセルの
出力要求を、信号線１１１−１を通して。

制御装置に出力する。指定された分配装置宛のセルがな
い場合には、順時、他の分配装百宛のセルがあるか否か
をスキャンし、他の分配装置宛のセルがバッファ１０７
−１内にある時は、そのセルの出力要求を制御装置１１
４に出力する。また。

バッファ１０７−１にセルがない場合には、その旨を信
号線１１１−１を通して制御装置１１４に通知する。制
御装置１１４からセル送信可信号を受信した場合にはバ
ッファ１０７−１からセルを読みだし、シフトレジスタ
３０５で並直列変換して出力する。アドレス制御装置３
１５は、バッファ１０７−１へのセル書き込み、および
読みだしアドレスを、信号線３１３，３１．４を通して
供給する。書き込み、読みだし、アドレスは、バッファ
１０７−１の書き込み、読みだしタイミングに応じて、
セレクタ３１２により選択され、バッファ１０７−１に
供給される。

第５図はアドレス制御回路３１５の詳細を示す。

この回路は、宛先別に論理的に分割された各バッファ（
３２個）への書き込み、読みだしアドレスを保持し、バ
ッファ１０７−１に供給するとともに、出力するセルを
決定し、制御回路１１４に通知する機能を持つ。バッフ
ァ書き込み、読みだしアドレス保持回路５００−１−５
００−３２は、論理的に分割された各バッファのアドレ
スを保持する。即ち、バッファ書き込み、読みだしアド
レス保持回路５００−１〜５００−３２は、それぞれ論
理的に分割されたバッファに対応しており、カウンタ５
０９−１〜５０９−３２が書き込みアドレス、カウンタ
５１０−１〜５１０−３２が読みだしアドレスを管理す
る。各カウンタはバッファ１０７−１の３２個に分割さ
れた領域内で書き込み、もしくは読みだされる毎にカラ
ン１〜アツプされ、アドレスの上限に達すると、アドレ
スの下限にもどるように制御される。各バッファの空塞
を管理するため、２つの一致検出回路５１１−１〜５１
１−３２，５１２−１〜５１２−３２が使用される。即
ち、バッファ書き込み、読みだしアドレス保持回路５０
０−１を例にとると、カウンタ５０９−１とカウンタ５
１０−１が一致している場合にはバッファ空き（信号５
２１−１＝’Ｈ’）、カウンタ５１０〜１に１を加算し
た値とカウンタ５０９−１とが等しい場合にはバッファ
がフルの状態（信号５１４−１＝’　Ｈ’　）を示して
いる。２つのカウンタはセルが書き込み、もしくは読み
だされる毎にカウントアツプされるから、論理的に分割
された各バッファは先入れ先読み方式でセルを処理する
ことになる。

バッファ内のどのセルを出力させるかは、出力ポート決
定回路５０３で決定する。この出力セルの選択は、制御
回路１１４から受信するフレーム信号（ＦＲＭ）と、ク
ロック（ＣＬＫ、４．８ＧＨｚ）、及び各バッファ書き
込み、読みだしアドレス保持回路５００−１〜５００−
３２からのバッファ空塞信号５２１−１〜５２１−３２
を参照して行われる。制御回路１１４からは、各多重化
回路１０３−１〜１０３−３２に１交換周期（６ｏｎｓ
）ずつシフトされたフレーム信号を分配する。各アドレ
ス制御回路では、カウンタ５１６によってクロックＣＬ
Ｋを２８８分周しく周期５ｏｎｓ）。

出力をカウンタ５０２に供給する。このカウンタは、フ
レーム信号（ＦＲＭ）でリセットされ、例えば第６図に
示すように、カウンタ出力は１から３２の間を周期的に
巡回する信号となる。各アドレス制御回路は、カウンタ
５０２出力に対応する分配装置宛のセルがあるかどうか
をチエツクし。

あれば制御回路１１４に出力要求を送る。ない場合には
、指定された以降の分配装置宛のセルの有無を順時チエ
ツクし、セルがあれば、その出力要求を制御回路１１４
に送る。各多重化回路には。

１交換周期ずつシフトされたフレーム信号が供給されて
いるから、同一分配装置に向かうセルの衝突を避けるこ
とができる。

出力ポート決定回路５０３から出力されたセルの宛先分
配装置番号、および出力セルの有無は、それぞれ信号Ａ
９．５１９，５２０を通して、制御回路１１４に送られ
る。また、カウンタ５１０−４〜５１０−３２の出力は
セレクタ５０１に入力され、出力ポート決定回路５０３
で決定したセルの所属する、論理的に分割されたバッフ
ァに対応するカウンタ出力が選択されて、バッファに送
られる。一方、書き込みアドレスは、セレクタ５０４で
選択される。論理的に分割された各バッファへの書き込
みは、出方路検出回路３１０で検出された分配装置番号
（イぎ分線３１１）を参照して実行される。即ち、出方
路検出回路３１０からの出力３１１により、対応するバ
ッファの書き込みアドレスを制御するカウンタを選択し
、バッファ１０７−１に書き込みアドレスを供給する。

同時に、セレクタ５０５によって、バッファにセルを書
き込む余裕があるかどうかを示す信号５１４−１〜５１
４−３２　（’　Ｈ’　はバッファに書き込む余裕なし
を示す）の中から、選択されたカウンタに対応するもの
が選択される。セレクタ５０５出力の反転信号と、書き
込むべきセルの有無とを示す信号ＩＮＣＥＬＬ（出方路
検出回路が供給する）。

及び書き込みタイミング信号ＷＥＳの論理積が、書込み
イネーブル信号ＷＥとしてバッファに供給される。バッ
ファにセルを書き込む余裕がない場合には、書き込みイ
ネーブル信号は出力されない。

従って、この場合、セルは廃棄される。

カウンタ群５０９−１〜５０９−３２，５１０−１〜５
１０−３２のカウントアツプは、カウンタ制御回路５２
２，５２３により実行される。カウンタ制御回路５２２
は、制御回路１１４からのセル出力可否信号５２４と、
出力ポート決定回路５０３出力５１９とを用いて、セル
を読みだしたバッファの読みだしアドレスを保持するた
めのカウンタ（５１０−１〜５１０−３２の１つ）を、
カウントアツプする。またカウンタ制御回路５２３は、
セルが所定のバッファに書き込まれた後、書き込みセル
の有無を示す情報ＩＮＣＥＬＬと、出力ポート番号３１
１年を用いて、対応するカウンタ（５０９−１〜５０９
−３２の１つ）をカウントアツプする。

第７図は、出力ポート決定回路５０３の詳細を示したも
のである。カウンタ５０２の出力５１８は、デコーダ７
１１によりデコードされ、３２本の信号線７０１−ｉ〜
７０１−３２となる。即ち、優先的に処理すべきバッフ
ァ番号に対応する信号線のみが＋　ＨＩとなり、他はＩ
Ｌ＋　となる。一方、各バッファの空塞表示信号５２１
−１〜５２１−３２は、反転させてＡＮＤゲート７０３
−１〜７０３−３２に入力される。

ここで、デコーダ７１１の出力の内、７０１−１がｌ　
Ｈｒ　となっている場合について動作を説明する。信号
７０１−１がｊ　ＨＪの場合、ＯＲゲート７０７−３２
の出力がｌ　Ｈｊ　となるから、分配装置１宛のセル用
バッファにセルがある場合には、信号５２１−１がＬ″
となり、ＡＮＤゲート７０３−１の出力がｔ　Ｈ＋　と
なる、また、ＡＮＤゲート７０６−１〜７０６−３２．
ＯＲゲート７０７−１〜７０７−３１出力がｌ　Ｌ　＋
　となるため、信号７０５−４（７）みが′Ｈ′、他は
（７０５−２〜７０５−３２）’Ｌ’　となり１分配装
置１宛のセルが選択される。また１分配装置１宛のセル
用バッファにセルがない場合には、信号５２１−１が′
■（′　　となり、ＡＮＤゲート７０６−１゜ＯＲゲー
ト７０７−１出力がＦ　Ｈｌ　となるから、分配装置２
以降宛のセルの有無を順時見ていき、最初に検出された
セルの宛先分配装置番号に対応する信号線（７０５−２
〜７０５−３２の１つ）がＩ　ＨＴ　となる。信号７０
５−１〜７０５−３２は、コーグ７１０により５ビツト
の信号５１９に変換して出力される。また、信号７０５
−１〜７０５−３２の論理和がＯＲゲート７０９により
計算されて、セル出力要求を示す信号５２０となる。

第８図は、第１図における制御装置１１４の構成を更に
詳細に示したものである。外部から入力される４、８Ｇ
ＨｚのクロックＣＬＫが、カウンタ８０８で２８８分周
される。この出力をデコーダ８１０でデコードすること
により、各多重化装置へ供給するフレーム信号８１１が
作成され、各多重化装置に供給される。各多重化装置か
らセルの送信要求１ｉｔ−４〜１１１−３２は、それぞ
れ６ビツトで構成されており、５ビツトがセルの宛先分
配装置番号、１ビツトがセル送信要求の有無を示す。セ
ルの宛先分配装置番号を示す５ビツトは、デコーダ８０
０−１−８００−３２　ニよりデコードされ、それぞれ
３２本の信号８０１−１〜８０１−１−３２〜８００−
３２−１〜８００−３２−３２となる。即ち、宛先分配
装置番号に対応する信号線のみがｌ　Ｈｌ　となり、他
はｌ　Ｌ　Ｉ　となる。セル送信要求がない場合には、
全信号線がＬ′となる。セル送信要求がない場合には、
全信号線がＩ　Ｌ　＋　となる。デコーダ出力８０１−
１１〜８０１−３２−３２は宛先分配装置毎に接続制御
装置８０２−１〜８０２−３２に入力される。

接続制御装置８０２−１〜８０２−３２は、空間分割形
スイッチ１１３の出力ポート（即ち、分配装置）に対応
しており、各出力ポートに出力するセルを決定する（ア
ービトレーション）。例えば、接続制御装置８０２−１
には、出力ポート１への出力要求が集まっている。各多
重化装置は、制御装置１１４から供給されるフレーム信
号８１１に従って、それぞれの多重化装置が異なる宛先
のセルの送信要求を優先的に出力する。従って、接続制
御装置８０２−１は、出力ポート１を指定された多重化
装置からの送信要求を、フレーム信号を参照して、優先
的に受は入れるように制御する。詳細な回路構成は、第
７図で示した出力ポート決定回路と同様であるので、こ
こでは説明を省略する。接続制御結果は、各アービトレ
ーシゴン期間終了時点で、ラッチ８０３−１〜３０３−
３２によりラッチされる。ラッチ８０３−１〜８０３−
３２出力は、各多重化装置別に集められ、論理和が取ら
れて、セル送信可否信号となる。例えば、多重化装置１
からセル出力要求がある場合には、デコーダ８０１−１
−１〜８０１−１−３２の内の１つのみ（８０２−１−
ｉ）がｌ　Ｈｌ　となり、セル出力要求に対する応答は
８０５−ｉ−１に現れる。ＯＲゲート８０６−１には、
接続制御装置８０２−１〜８０２−３２からの多重化装
置１への接続制御結果が入力されるから、ＯＲゲート８
０６−１が、多重化装置１への応答を示していることに
なる。空間分割形スイッチ１１３の制御は、信号８０５
−１〜８０１−３２−３２により行うことができる。例
えば、信号８０５−１−１〜８０５−１−３２は、その
内の１つ（８０２−１−ｉ）だけがｌ　Ｈｌ　となり、
これは入力ポート１を出力ポートｉに接続すべきことを
示してぃる、したがって、スイッチとしてクロスボンド
形のものを用いる場合には、信号８０５−１−１〜８０
５−１−３２を第１行の交点の制御にそのまま使用でき
る。

第９図に分配装置１０２−１の構成を示す。バッファ１
０５−１は、宛先回線（１０１−ｉ〜１０１−３２）別
に論理的に分割されている。空間分割形スイッチ１１３
の出力１０９−１は、２８８ビツトのシフトレジスタ９
０１に入力され、セル単位でバッファ１０５−１に書き
込まれる。

この場合、セルのＶＣＮがシフトレジスタ９０１から取
り出され、ヘッダ解析装置９０２で解析されてアドレス
制御部９０３に送られ、バッファ１０５−１内の所定の
位置に書き込まれる。また、バッファ内の各回路宛のセ
ルは、周期的に読みだされ、ラッチ９０４で一時ラッチ
された後、宛先回線用のシフトレジスタ（９０５−１〜
９０５−３２の１つ）を介して出力される。バッファ１
０５−１の制御方法、及びアドレス制御回路の構成は、
多重化装置とほとんど同一（出力ポート決定回路は不要
で周期的に出力する）であるので、詳細な説明は省略す
る。

上記構成において、放送機能を実現する場合は次のよう
にする。即ち、多重化装置１０３−１〜１０３−３２は
宛先別に論理的に分割されているが、これに更に放送モ
ードセル用のバッファを追加する。このバッファは、通
常セル用のバッファと物理的に分けても良いし、論理的
に分割されていても良い。放送モードセルの宛先は、そ
のｖｃＮから解析できるため、制御装置１１４に転送要
求を複数回出力することにより、放送機能が実現できる
。

本発明の第２の実施例として、更に大容量のパケット交
換装置を構成した例を第１０図に示す。

この例では、容量を拡張するために、２段構成となって
おり、各段は空間分割形スイッチ３２個で構成されてい
る。第１０図における多重化装置ｆ００１−１−１〜１
００１−３２−３２、空間分割形スイッチ１００２−１
〜］、　ＯＯ２−３２。

１００４〜１〜１００４−３２．及び分配装置１００５
−１〜１００５−３２はそれぞれ第１の実施例と同じも
のである。バッファ装置１００３−１〜１００３−３２
は、第１図における多重化装置１０３−１〜１０３−３
２の入力信号多重化部１０６−１〜１０６−３２を取り
去り、空間分割形スイッチの出力信号がそのまま入力さ
れるようにしたものであり、その他の機能は多重化装置
１０３−１〜１０３−３２と同一である。この構成によ
れば、１５０　Ｍｂｐｓの入力３２７６８回線間のセル
交換が可能である６また、更に大容量の装置を構成する
ため、もしくは耐トラヒック特性を改善するために、２
段以上の多段構成とすることもできる。

［発明の効果］ 以上説明したように、本発明によれば、入力信号を多重
化して交換するから、交換モジュール間の配線数を削減
可能で、かつ、集線用バッファと、多重された信号の交
換用のバッファとを共用することができるため、必要な
メモリ量を削減でき。

パケット交換装置の大容量化が容易となる。また、入力
側のバッファを宛先ポート別に分割して構成し、各入力
ポートから互いに異なる宛先ポート宛のセルが出力され
るように制御することにより、交換装置の使用率を改善
することができる。第１１図は、交換装置の使用率と遅
延の関係をシミュレーションにより求めた結果を示す。

縦軸に示した遅延は、１セルを伝送するのに必要な時間
（タイムスロット＝２８８ビット／　４　、８　Ｇｂｐ
ｓ）を単位として示しである。図かられかるように、従
来の方法と比較して２０％以上使用率を改善することが
可能である。

【図面の簡単な説明】

第１図の本発明の第１の実施例であるパケット交換装置
の全体構成図、第２図は上記装置における動作タイミン
グを示す図、第３図は第１図における多重化装置１０３
−１の構成図、第４図は上記多重化装置における入力ポ
ートからバッファへのセル書込みタイミングを説明する
ための図、第５図は第３図におけるアドレス制御回路３
１５の詳細図、第６図は上記アドレス制御回路における
クロック説明図、第７図は第５図における出力ポート決
定回路５０３の構成図、第８図は第１図における制御装
置１１４の構成図、第９図は第１図における分配装置１
０２−１の構成図、第１０図は本発明の他の実施例を示
すパケット交換装置を示す図、第１１図は本発明による
交換装置の使用率の改善効果を説明するための図である
。 第１図 第２図 スイッチ擾鞭飼傳 Ｉ−ズ　　　ロ 第１１図 使用率（％）

Claims (1)

1. 【特許請求の範囲】 １、固定長のパケットを交換する装置であって、入力ポ
   ートから入力されたパケットを多重する複数の多重化装
   置と、多重された信号を交換する交換装置と、交換装置
   出力である、多重された信号の所定の出力ポートに分配
   する分配装置とを有し、前記交換装置はパケットのヘッ
   ダ情報にしたがってパケットを所定の出力ポートに転送
   するように構成されていることを特徴とするパケット交
   換装置。 ２、第１項記載のパケット交換装置において、前記パケ
   ット交換装置が、空間分割形スイッチと、パケットのヘ
   ッダ情報を用いてスイッチを集中的に制御する制御装置
   とで構成されることを特徴とするパケット交換装置。 ３、第１項、もしくは第２項記載のパケット交換装置に
   おいて前記多重化装置が集線機能を持ち、集線用バッフ
   ァと交換用バッファを共用したことを特徴とするパケッ
   ト交換装置。 ４、固定長のパケットを交換する装置であって、複数の
   入力ポートから入力されたパケットを一時蓄積するため
   の入力ポート対応に用意されたバッファと該バッファか
   らのパケットをそのヘッダ情報にしたがって所望の出力
   ポートに転送するためのスイッチとを有し、各バッファ
   から互いに異なる出力ポート宛のパケット優先的に出力
   し、各バッファが優先的に出力すべき出力ポート宛のパ
   ケットがない場合には、他の出力ポート宛のパケットを
   出力するように制御することを特徴とするパケット交換
   装置。 ５、第４項記載のパケット交換装置において、バッファ
   を論理的に分割し、分割された各バッファを各出力ポー
   トに対応させて、該出力ポート宛のパケットを収容する
   ようにしたことを特徴とするパケット交換装置。 ６、固定長のパケットを交換する装置であって、複数回
   線からのパケットを多重した後に交換することを特徴と
   するパケット交換装置。 ７、固定長のパケットを交換する装置であって、パケッ
   トの宛先別に論理的に分割されたバッファを有すること
   を特徴とするパケット交換装置。 ８、固定長のパケットを交換する装置であって、入力ポ
   ートから入力されたパケットを多重する複数の多重化装
   置と、多重された信号を交換する交換装置と、交換装置
   出力である、多重された信号を所定の出力ポートに分配
   する分配装置とを有し、前記交換装置は、パケットのヘ
   ッダ情報にしたがってパケットを所定の出力ポートに転
   送するように構成された空間分割形スイッチを多段に配
   することにより構成されたことを特徴とするパケット交
   換装置。 ９、第１、第２、第３、第４、第５項記載のパケット交
   換装置において、放送モードのパケットを交換装置によ
   り複数回転送することにより、放送機能を実現すること
   を特徴とするパケット交換装置。