JPH05160852A - Ａｔｍクロスコネクト装置 - Google Patents

Abstract

(57)【要約】 【目的】 複数の入出力ポート間で、入力セルを行き先
の出力ポートにルーチングするＡＴＭクロスコネクト装
置に関し、装置容量を拡張する場合に回路規模が二乗の
オーダで増大する問題点や回路規模は小さくできるもの
のスループットが小さくなる問題点を解決し、容易に大
容量化ができることを目的とする。 【構成】 複数の入力ポートおよび出力ポートの少なく
とも一方をグループ化し、各グループごとにそれぞれセ
ルの蓄積および読み出しを行う小規模のスイッチ回路を
有する入力モジュールおよび出力モジュールと、入力モ
ジュールおよび出力モジュールを結合する空間スイッチ
と、入力モジュールから空間スイッチを介して出力ポー
トにセルを送出する際に、複数の入力モジュールとの間
で制御情報を授受し、同じ出力ポートへ同時にセルが送
出されるセル競合を回避させる競合制御手段とを備えた
ことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、セルを単位としてＡＴ
Ｍ多重された信号を収容する複数の入出力ポート間で、
入力セルをそのパス番号に対応した行き先の出力ポート
にルーチングするＡＴＭクロスコネクト装置に関する。

【０００２】

【従来の技術】従来のＡＴＭクロスコネクト装置の構成
法の中で最も基本的な共通バッファ構成について図７に
示す。

【０００３】図７において、固定長の情報ブロックであ
るセル６０は、その宛先を示すヘッダ部と情報部から構
成される。ＡＴＭクロスコネクト装置の各入力ポート６
１では宛先の異なるセルが多重化されており、それらの
セルは多重化回路（ＭＵＸ）６２で多重化されて共通メ
モリ６３に書き込まれる。同時に、セルの宛先とそのセ
ルが書き込まれた共通メモリの書き込みアドレスが制
御部６４に送られる。多重分離回路（ＤＭＸ）６５は、
出力ポート６６の一番上から順にスキャンし、制御部６
４から与えられる読み出しアドレスに従って、各出力
ポートに送出すべきセルを共通メモリ６３から読み出
す。

【０００４】ここで、制御部６４の原理構成を図８に示
し、その読み出し制御動作について説明する。共通メモ
リ６３に書き込まれたセルの書き込みアドレスは、そ
のセルの行き先の出力ポートに対応して設置されるＦＩ
ＦＯメモリ７１に書き込まれる。一方、選択回路７２
は、図７に示す多重分離回路６５と同期しており、共通
メモリ６３の出力が接続される出力ポートに対して、そ
れに対応するＦＩＦＯメモリ７１から読み出すべきセル
の読み出しアドレスを共通メモリ６３に供給する。

【０００５】このように、共通バッファ構成のＡＴＭク
ロスコネクト装置では、すべての入力ポートに到着した
セルを時分割多重処理して単一の共通メモリに収容する
構成になっているので、回路の共用化が図られて回路規
模を小さくすることができる。しかし、このような構成
では共通メモリの動作速度が収容できる容量の上限を決
め、従来の技術水準では最大容量が数Ｇb/s 程度に制限
されている。

【０００６】この制限を回避して大容量化を図る構成法
として、図９〜図１１に示すＡＴＭクロスコネクト装置
が提案されている。図９に示すＡＴＭクロスコネクト装
置は、図７に基本構成として示した共通メモリをすべて
の出力ポートに対応して設置した並列バッファ構成を特
徴としている。この構成では、複数の入力ポート６１₁
〜６１₃ から入力されたセルは、各多重化回路（ＭＵ
Ｘ）６２₁ 〜６２₃ でそれぞれ１本の高速信号に多重さ
れ、それぞれ対応する出力ポート６６₁ 〜６６₃ に設置
されている共通メモリ６３₁₁〜６３₃₃に書き込まれる。
ここで、共通メモリ６３₁₁〜６３₃₃が複数の出力ポート
６６₁ 〜６６₃ にそれぞれ対応して設置されているの
で、セルの読み出しは各出力ポートで独立に実行可能と
なる。

【０００７】図１０に示すＡＴＭクロスコネクト装置
は、図９に示した並列バッファ構成の共通メモリをマト
リクス状に配置したクロスポイントバッファ構成を特徴
としている。なお、ここに示す構成は、図９に示したも
のと論理的に等価であり、両図において同一符号の共通
メモリは同じ動作を行う。一方、その相違は装置分割の
違いにあり、図９に示す構成は共通メモリを出力対応に
集中配置するものであり、図１０に示す構成はクロスポ
イントに存在する個々の共通メモリを独立させたもので
ある。

【０００８】いずれの構成にしても出力ポート対応に共
通メモリが設置されているので、セルの読み出しは各出
力ポートで独立に行うことができる。したがって、入出
力ポートが増えても新たに共通メモリを追加することに
より、共通メモリの動作速度を一定のままで対処するこ
とができ、容易に大容量化が可能となる。しかし、これ
らの構成では、複数の共通メモリを並列配置あるいはマ
トリクス状に配置するので、ポート数の二乗に比例して
回路規模が大きくなり、実際に実現可能な容量は図７に
示す基本構成の数倍程度が限界であった。

【０００９】図１１に示すＡＴＭクロスコネクト装置
は、共通バッファ構成の小規模スイッチのみを用いた大
規模スイッチが有する問題点を解決するために提案され
たもので、共通バッファ構成あるいは出力バッファ構成
の小規模スイッチを出力ポート側に配置することを特徴
としている。この構成では、入力ポートの各入力リンク
９０に対応してセルが先着順に蓄積されるＦＩＦＯメモ
リ９１を設置する。さらに、複数の出力ポートの各出力
リンク９２をグループ化し、これに対応して上述した共
通バッファ構成の共通バッファスイッチ９３を設置し、
ＦＩＦＯメモリ９１との間を空間スイッチ９４で結合す
る。

【００１０】ここで、共通制御部９５は、ＦＩＦＯメモ
リ９１から先頭セルの行き先の出力ポート番号の通知を
受け、その出力ポートが収容されている共通バッファス
イッチ９３の入力リンク番号を指定する。したがって、
複数の入力ポートから同じ出力ポート行きのセルが送出
要求を出してきた場合でも、出力グループのサイズに対
応するセル数まで同時に受信でき、出力ポートで競合が
発生する確率を小さくすることができる。一方、該当す
る共通バッファスイッチ行きのセルがその入力リンク数
を越えている場合には送出不可能であり、そのセルはＦ
ＩＦＯメモリ９１に留まり、次のタイミングで同様の処
理を繰り返す。また、該当する共通バッファスイッチに
ルーチングされた後には、対応する出力ポートにルーチ
ングされる。そのときのスイッチング処理は、図７に示
す従来の共通バッファ構成のＡＴＭクロスコネクト装置
の動作と同様である。

【００１１】

【発明が解決しようとする課題】図１１に示す出力バッ
ファ構成では、入力と出力のバッファ数がスイッチサイ
ズに比例して増加するので、所定のスイッチサイズを越
えるときは従来の共通バッファ構成のＡＴＭクロスコネ
クト装置よりも回路規模を小さくすることができる。し
かし、ＦＩＦＯメモリ９１が入力ポートの各入力リンク
９０に対応して設置されるので、所定のスイッチサイズ
以下では逆に回路規模が大きくなる。

【００１２】また、入力ポートにおけるメモリ動作がＦ
ＩＦＯモードで動作するので、出力ポートのグループサ
イズが１のときはスループットが約59％で飽和し、その
グループサイズを大きくすることにより最大スループッ
トの改善は可能であるものの、それでも現実的なグルー
プサイズ（４から８程度）では90％以上のスループット
を実現することは困難であった。

【００１３】本発明は、入力部では入力バッファあるい
は共通バッファを有する入力モジュールあるいは個々の
入力ポートを基本単位とし、出力部では出力バッファあ
るいは共通バッファを有する出力モジュールあるいは個
々の出力ポートを基本単位とし、これを複数個接続して
装置容量を拡張する増設方式において、回路規模が二乗
のオーダで増大する問題点や回路規模は小さくできるも
ののスループットが小さくなる問題点を解決し、大容量
化に適したＡＴＭクロスコネクト装置を提供することを
目的とする。

【００１４】

【課題を解決するための手段】請求項１に記載の発明
は、複数の入力ポートおよび出力ポートの少なくとも一
方をグループ化し、各グループごとにそれぞれセルの蓄
積および読み出しを行う小規模のスイッチ回路を有する
入力モジュールおよび出力モジュールと、入力モジュー
ルおよび出力モジュールを結合する空間スイッチと、入
力モジュールから空間スイッチを介して出力ポートにセ
ルを送出する際に、複数の入力モジュールとの間で制御
情報を授受し、同じ出力ポートへ同時にセルが送出され
るセル競合を回避させる競合制御手段とを備えたことを
特徴とする。

【００１５】請求項２に記載の発明は、請求項１に記載
のＡＴＭクロスコネクト装置において、入力モジュール
から競合制御手段へ送出される制御情報には少なくとも
セルの宛先情報が含まれ、競合制御手段から入力モジュ
ールへ応答される制御情報には少なくともそのセルの送
出時刻情報が含まれることを特徴とする。

【００１６】請求項３に記載の発明は、請求項１に記載
のＡＴＭクロスコネクト装置において、入力モジュール
は、収容している任意の入力ポートに到着した複数のセ
ルを同時に読み出す手段を含むことを特徴とする。

【００１７】

【作用】請求項１に記載の発明では、複数の入力ポート
および出力ポートをグループ化し、各グループ単位でセ
ルのルーチングを行う小規模のスイッチ回路を備えた入
力モジュールおよび出力モジュールを入力側と出力側に
配置し、それらの間を空間スイッチで結合することによ
り、入出力ポートの増設に対して小規模のモジュールを
単位とすることができるので、回路規模の増加を最小限
に抑えることがことができる。また、入力モジュールに
対して競合制御を集中して行う構成により、入力ポート
対応に個別に対応していた従来構成に比べてバッファの
共有化による回路規模の削減が可能となる。

【００１８】請求項２に記載の発明では、入力モジュー
ルに対して競合制御を行う際に、競合制御手段から各入
力モジュールへセルの送出時刻を応答することにより、
小規模のスイッチ回路内のメモリの動作がＦＩＦＯモー
ドでなくなり、スループットの改善を図ることができ
る。

【００１９】請求項３に記載の発明では、ある入力モジ
ュールから同時にそのグループサイズに相当する複数の
セルが送出される中で、それらのセルがすべて同じ入力
ポートに到着したものであることも可能にすることがで
きる。すなわち、１つの入力ポートに到着した１つのセ
ルの送出予約がある時刻に成功しても、その入力ポート
に属する入力モジュール全体でその時刻に送出されるセ
ル数の上限に達するまでセルの送出予約を受け付けるこ
とができるので、スループットの改善を図ることができ
る。

【００２０】

【実施例】図１は、本発明の全体構成例を示すブロック
図である。なお、本発明は、複数の入出力リンクを収容
する共通バッファ構成あるいは出力バッファ構成の小規
模のスイッチ回路を含むモジュールを入力側と出力側に
設置し、それらを空間スイッチで結合して全体のスイッ
チ規模を拡張するものである。以下の説明では、入力側
および出力側に設置されるモジュール内の小規模のスイ
ッチ回路について、その設置場所によりそれぞれ入力バ
ッファ部および出力バッファ部という。

【００２１】図において、セル多重された信号が到着す
る入力ポート１０には、入力バッファ部１１が接続され
る。一方、出力ポート１２には出力バッファ部１３が接
続される。入力バッファ部の出力リンク１４と、出力バ
ッファ部の入力リンク１５とは、空間スイッチ１６を介
して結合される。また、共通制御部１７は、各入力バッ
ファ部１１の制御部（例えば、図７に示す制御部６４）
と制御リンク１８により接続される。ここで、各入出力
バッファ部の収容ポート数をそれぞれｋとする。

【００２２】このような構成において、入力ポート１０
に到着したセルは一旦入力バッファ部１１に収容され、
同時にその宛先の出力ポート番号が送信要求信号として
共通制御部１７に送出される。入力バッファ部１１は共
通制御部１７からの応答として、従来と同様に該当する
出力バッファ部の入力リンク１５の番号を受け取る。

【００２３】以下、図２に示す入力バッファ部の構成例
を参照してその動作について説明する。なお、ここに示
す入力バッファ部は、図１１に示す構成で入力リンク対
応に設置されていたＦＩＦＯメモリ９１を入力ポート対
応に共通メモリに集約化した構成である。

【００２４】図２において、入力ポート１０から入力し
たセルは多重化回路（ＭＵＸ）２１で多重化され、共通
メモリ２２に書き込まれる。同時に、入力セルの宛先出
力ポート番号と書き込みアドレスが、入力ポートに
対応して設置されたＦＩＦＯメモリ２３に蓄積される。
選択回路２４は、ＦＩＦＯメモリ２３の先頭のセルの宛
先出力ポート番号と書き込みアドレスを選択し、制御部
２５を介してその宛先出力ポート番号を共通制御部１７
への送出要求信号として送出する。共通制御部１７
は、その応答信号として、出力バッファ部の入力リン
ク１５の番号を返送する。さらに、共通制御部１７は、
各出力バッファ部１３ごとに幾つの入力ポートからの送
信要求があったかを累積するとともに、各入力ポートが
その何番目に相当するかを入力バッファ部１１に返送す
る。なお、共通制御部１７の詳細な構成については後述
する。

【００２５】制御部２５は、共通制御部１７からの応答
信号を受信し、出力バッファ部の入力リンク１５の番
号が出力バッファ部の入力リンク数ｋ以下であれば送出
可能と判断し、該当するセルを共通メモリ２２から読み
出すために、その読み出しアドレスを共通メモリ２２
に指定する。また、その読み出されたセルに対して、空
間スイッチの出力リンク番号を付加し、多重分離回路
２６および入力バッファ部の出力リンク１４を介して空
間スイッチ１６へ送出する。

【００２６】ここで、セルの行き先である空間スイッチ
の出力リンク番号ｓの算出方法について説明する。出力
バッファ部１３のサイズをｋ×ｋとし、出力グループ数
をｎとする。各出力バッファ部１３の入出力リンクの番
号を上から０，１，２，…，ｋ−１とし、ＡＴＭクロス
コネクト装置全体の出力ポート番号を上から０，１，
２，…，ｎ−１とする。セルの宛先出力ポート番号をｄ
とすると、宛先の出力バッファ部の番号ｉは、 ｉ＝ＩＮＴ（ｄ／ｋ） で与えられる。なお、ＩＮＴ（Ｘ）はＸを越えない最大
の整数を示す。その出力バッファ部の入力リンク１５の
番号がｊ（０≦ｊ≦ｋ−１）と指定された場合に、その
セルの行き先となる空間スイッチの出力リンク番号ｓ
は、 ｓ＝ｋ×ｉ＋ｊ となる。

【００２７】一方、制御部２５は、出力バッファ部の入
力リンク１５の番号が出力バッファ部１３の入力リンク
数ｋを越えていれば、その出力バッファ部へ送出要求を
出している入力ポート数がｋを越えており、その入力ポ
ートは送出不可能と判断してセルの送出は行わない。

【００２８】ところで、以上の説明は、入力バッファ部
１１が共通制御部１７からの応答として、該当する出力
バッファ部の入力リンク１５の番号を受け取る場合の動
作である（第１の制御法）が、請求項２に記載の発明の
実施例として、そのセルが該当する出力バッファ部１３
へ送出可能な時刻と、出力バッファ部の入力リンク１５
の番号とを共通制御部１７からの応答として受け取る場
合には別の動作となる（第２の制御法）。以下、その第
２の制御法における入力バッファ部１１の動作について
説明する。

【００２９】入力バッファ部１１は、その構成より所定
の時刻において同時にｋ個のセルを送出することができ
る。したがって、入力バッファ部１１は時刻ごとの送出
セル数を管理するテーブルを有し、指定時刻でのセルの
送出可否をチェックする。指定時刻でのセルの送出予約
数がｋ−１以下であれば、そのセルは送出可能であり、
テーブル内の該当時刻の送出予約数を１だけ増やす。一
方、指定時刻の送出予約数がｋ個に達している場合に
は、そのセルは次のタイミングで再度共通制御部１７に
送信要求を出す。また、入力バッファ部１１は、現在時
刻に読み出すべきセルを空間スイッチ２２に送出すると
ともに、指定された時刻に該当するセルを読み出す動作
を行う。それを実現する回路構成については、文献（H.
Obara, M.Sasagawa,I.Tokizawa,"An ATM Cross-Connect
System for Broadband TransportNetworks Based on V
irtual Path Concept",Proceedings of the Internatio
nalConference on Communications,Atlanta,Georgia,U.
S.A., April,1990, pp.839-843 ）に詳しく示されてい
る。

【００３０】この第２の制御法では、入力セルはその入
力バッファ部からどの時刻に出力されかが指定されるだ
けであり、どの入力ポートに到着したかという区別がな
い点が第１の制御法と異なる。また、第２の制御法で
は、ある時刻に入力バッファ部から送出されるｋ個のセ
ルが、すべて同じ入力ポートに到着してものとなること
もあり得る。したがって、第２の制御法を適用する場合
には、請求項３に記載の発明による入力バッファ構成と
する必要がある。すなわち、１つの入力ポートに到着し
た１つのセルの送出予約がある時刻に成功しても、その
入力ポートに属する入力モジュール全体でその時刻に送
出されるセル数の上限に達するまでセルの送出予約を受
け付けるようにする。

【００３１】入力バッファ部１１では、第１の制御法に
従って該当する出力バッファ部の入力リンク１５の番号
を受け取り、あるいは第２の制御法に従ってさらにその
セルが該当する出力バッファ部１３へ送出可能な時刻を
合わせて受け取ると、空間スイッチ１６では、セルの先
頭に付加された宛先の出力ポート番号に従ってセルを該
当する出力バッファ部１３にルーチングする。なお、空
間スイッチ１６は、例えば公知のクロスバー型の空間ス
イッチで実現することができる。

【００３２】該当する出力バッファ部１３へ同時に出力
するセル数は、送出に先立って上述のいずれかの制御法
によりｋ個以下に設定されており、セルは該当の出力バ
ッファ部１３へ正しくルーチングされる。出力バッファ
部１３に到着したセルは、最終的に該当の出力ポート１
２に出力される必要があるが、これは例えば図７に示す
従来の共通バッファ構成のスイッチ回路で実現できる。
ただし、出力バッファ部１３に到着するセルは、その入
力リンク１５の上側のものが時間的に早く到着してお
り、セルの時間順序を保存するために、出力バッファ部
１３の上側の入力リンク１５のセルから順番に処理する
必要がある。

【００３３】図３は、時分割多重処理を行う共通制御部
１７の構成例を示すブロック図である。なお、全体の構
成は、第１の制御法および第２の制御法によらずに同等
である。

【００３４】図において、多重化回路（ＭＵＸ）３１に
は、入力バッファ部１１に書き込まれたセルの宛先出力
ポート番号を通知する送出要求信号が入力され、時分
割多重して各送出要求を順番にデコーダ３２に送出す
る。デコーダ３２では、上述したセルの宛先出力ポート
番号から出力バッファ部の入力リンクの番号を決定する
手順を実行し、そのセルがどの出力バッファ部１３に対
応するかを判定する。各出力バッファ部１３ごとに設け
られた予約テーブル３３は、送出要求信号に対応する
ものの内容を選択処理し、多重分離回路（ＤＭＸ）３４
を介して応答信号を入力バッファ部１１に返送する。

【００３５】ここで、まず第１の制御法を実現するため
の動作について説明する。予約テーブル３３は、セル時
間ごとに以下の処理に先立って０にリセットされる。多
重化回路３１は１つの送出要求信号を選択し、デコー
ダ３２がその宛先の出力バッファ部の入力リンク１５の
番号を解読し、それに対応した予約テーブル３３の値を
読み出して応答信号とする。次に、その予約テーブル
３３の値に１を加算する。この処理により、選択された
入力ポートが宛先の出力バッファ部に向かう何番目のセ
ルであるかが示される。

【００３６】次に、第２の制御法を実現するための動作
について説明する。第１の制御法と異なるのは、予約テ
ーブル３３の内容をセル時間ごとにリセットしないこと
である。以下、予約テーブル３３の内容と、それに関わ
る処理動作を示す図４を参照して説明する。

【００３７】図４において、予約テーブル３３の内容は
応答信号で送出されるものであり、１から始まるシー
ケンシャルな数列である。リンク番号は、出力バッファ
部１３の複数の入力リンク１５の番号に相当する。セル
送出時刻は、そのセルが送出すべき時刻を示す。予約テ
ーブル３３の内容は、セル時間ごとにリセットされない
ので図に示すように単調に増加するが、その値からセル
を送出すべき時間と出力バッファ部の入力リンク１５の
番号が導出できる。

【００３８】たとえば、出力バッファ部１３の入力リン
ク数ｋ＝３とし、現在の予約テーブル３３の値を１と仮
定し、そこに４本の入力ポートからセルの送出要求信号
がこの出力バッファ部にあったとする。予約テーブル
３３の値Ｒは順次２〜５に更新され、それぞれの値が入
力バッファ部１１に返送される。Ｒ＝２あるいはＲ＝３
の場合には、第１の制御法の場合と同様に出力バッファ
部の入力リンク１５の番号に相当する。また、Ｒ＝４あ
るいはＲ＝５の場合にはｋ＝３をオーバーしているの
で、第１の制御法ではその時刻に送出できず、次のタイ
ミングで再度送出要求信号を出さなければならなかっ
た。これに対して、第２の制御法では、ｋ＝３を越えた
値は将来のセル送出時刻であるｔ＝２に送出すべきもの
と定義する。図４に示すように、セル送出時刻ｔが変わ
ると、その場合の出力バッファ部の入力リンク１５の番
号は再び１から順番に割り当てられる。このように、予
約テーブル３３の内容は送出時刻と出力バッファの入力
リンク１５の番号を含むことができる。

【００３９】図５は、第１の制御法および第２の制御法
による平均遅延時間−スループット特性を示す図であ
る。図５において、縦軸は平均遅延時間（セル単位）で
あり、制御方式による影響の差を示すために、入力バッ
ファ部１１から空間スイッチ１６の出力までの時間とす
る。なお、装置全体の遅延時間は、これに出力バッファ
部１３での遅延時間を加えたものとなる。ただし、出力
バッファ部１３での遅延時間は制御方式の違いにあまり
依存せず、公知のＭ／Ｄ／１モデルで近似的に評価でき
る。横軸は入力ポートへの平均セル到着確率である。ま
た、ここでは、装置全体の入出力ポート数を32、入出力
のグループに収容されるポート数を８とした場合であ
る。

【００４０】このような条件では、第１の制御法および
第２の制御法の最大スループットは、それぞれ約75％と
約90％であり、第２の制御法のスループットが大きくな
る。さらにスループットを改善する方法として、入出力
側に設置されるスイッチ回路（入力バッファ部１１，出
力バッファ部１３）において、空間スイッチ１６に接続
される側のリンク数をそれらに接続されている入出力ポ
ート数より大きくすることが有効である。

【００４１】ところで、上述した第１の制御法は、１セ
ル時間にＦＩＦＯ入力バッファの先頭セルのみが送出要
求信号を送出できるとしているので、先頭セルが送出で
きない場合に後続のセルがブロックされて効率が小さく
なる欠点があった。これを改善するために、１セル時間
に先頭セルよりｅ個（ｅは２以上の整数）のセルについ
て送出制御を行う方法が知られている（第３の制御
法）。この第３の制御法を図１１の従来のＡＴＭクロス
コネクト装置に適用することにより、制御速度が増大す
るものの、効率を改善することができる。これは、先頭
セルが送出できない場合でも、２番目以降のセルが送出
できる可能性があるためである。

【００４２】一方、請求項１および請求項３に記載の発
明のＡＴＭクロスコネクト装置にこの第３の制御法を適
用すると、さらに効率を改善することができる。すなわ
ち、図１１に示す従来構成では、入力ＦＩＦＯが１つず
つ独立して設置されているので、ある時刻には１セルし
か送出できなかったのに対して、本発明構成のように入
力ポートをグループ化することにより、そのグループ全
体として同時に送出できるセル数は一定であるものの、
１つの入力ポートから複数のセルの送出が可能となるた
めである。

【００４３】図６は、第３の制御法を適用した本発明の
実施例を示すブロック図である。図において、入力モジ
ュール４０Ａは、入力ポート１０₁ ，１０₂ に接続され
る入力バッファメモリ４１₁ ，４１₂ と、２つの入力バ
ッファメモリの出力に接続されるバス４２₁ と、入力バ
ッファメモリから高速で読み出されたセルを出力リンク
４３₁ ，４３₂ に低速に読み出すための１セル分の速度
変換用バッファ４４₁ ，４４₂ と、送出処理されるセル
の宛先情報を取り込み、制御リンク１８を介して接続
される共通制御部１７の制御によりセル送出制御を行う
入力制御部４５₁ とを備えた構成である。入力ポート１
０₃ ，１０₄ に接続される入力モジュール４０Ｂにおい
ても同様である。

【００４４】また、出力ポート１２₁ ，１２₂ に出力モ
ジュール５０Ａが接続され、出力ポート１２₃ ，１２₄
に出力モジュール５０Ｂが接続され、入力モジュール４
０Ａ，４０Ｂの出力リンク４３₁ 〜４３₄ と、出力モジ
ュール５０Ａ，５０Ｂの入力リンク５１₁ 〜５１₄ と
が、空間スイッチ１６を介して結合される。

【００４５】本実施例では、各入力バッファメモリ４１
において１セル時間に先頭から最大２セルが処理可能で
あり、また１セル時間に最大２セルが読み出し可能であ
る。しかし、入力モジュールの構造により、１つの入力
バッファメモリ４１から同時に２セルが読み出し可能で
あっても、１つの入力モジュールより送出できる最大セ
ル数は２に限定される。なお、入力バッファメモリ４１
の出力線およびバス４２は、入出力ポートの２倍の速度
で動作する。また、入力制御部４５は、ここでは２本の
入力ポート対応に１つ設置され、それぞれの入力バッフ
ァメモリ４１の先頭セルより転送処理を行う。

【００４６】ここで、入力バッファメモリ４１₁ で送出
待ちとなっているセルは先頭セルから順にａ₁ ，ｂ₂ で
あり、入力バッファメモリ４１₂ ではｂ₁ であり、入力
バッファメモリ４１₃ ではａ₂ ，ｂ₃ であり、入力バッ
ファメモリ４１₄ ではａ₃ であるとする。なお、セルａ
₁ 〜ａ₃ は出力モジュール５０Ａ宛であり、セルｂ₁ 〜
ｂ₃ は出力モジュール５０Ｂ宛である。

【００４７】入力制御部４５₁ ，４５₂ は、最初に
ａ₁ ，ｂ₁ ，ａ₂ ，ａ₃ のセルについてそれらの宛先の
出力ポートへの送出予約処理を行う。この場合には出力
モジュール５０Ａ宛のセルが３つあるので競合となり、
共通制御部１７は例えばセルａ₁ ，ａ₂ について送出許
可を与えたとする。出力モジュール５０Ｂ宛のセルは１
つしかないので、セルｂ₁ が送出可能となる。この１回
目の制御の結果では、入力モジュール４０Ａからは
ａ₁ ，ｂ₁ の２セルが送出可能となり、その時刻に送出
できる最大セル数に達したので以降の処理は行わない。

【００４８】一方、入力モジュール４０Ｂからはａ₂ の
１セルのみが送出可能となり、その時刻に送出できる最
大セル数に達していないので、入力バッファメモリ４１
₃ の次のセルｂ₃ を対象として、２回目の送出予約処理
を行う。なお、出力モジュール５０Ｂ宛についてはセル
ｂ₁が送出可能となっているだけなので、セルｂ₃ の送
出許可が与えられる。このとき、入力モジュール４０Ｂ
からはａ₂ ，ｂ₃ の２セルが送出可能となり、その時刻
に送出できる最大セル数に達したので以降の処理は行わ
ない。なお、仮に入力バッファメモリ４１₄ に２セル目
が存在しても、そのセルについての処理は行わない。

【００４９】このように、本発明構成では入力ポートの
グループ化が行われているので、第３の制御法を適用す
ると入力バッファメモリ４１₃ のセルｂ₃ のように、２
セル目を対象とした送出処理が行われて効率改善が可能
となる。

【００５０】なお、図６に示す実施例では、入力バッフ
ァメモリを入力ポート対応に設置し、それらの出力を高
速バスで結合した構成例を示したが、図２に示す共通バ
ッファ型の構成とすることもできる。ただし、第３の制
御法を適用する場合には、ＦＩＦＯメモリ２３は、入力
バッファメモリ４１のように先頭からｅセル分の宛先が
読み出せるタップ付きＦＩＦＯとする必要がある。

【００５１】

【発明の効果】以上説明したように本発明は、入出力ポ
ートの増設に対して回路規模の増加を最小限に抑えるこ
とができ、さらに入力ポート対応に個別に対応していた
従来構成に比べて、バッファの共有化による大群化効果
により回路規模の削減が可能となる。また、入力側のス
イッチ回路における競合制御をセルの送出時刻によって
制御することにより、スループットの改善を図ることが
できる。また、１セル時間内にセル転送制御を多数回実
行することにより、スループットの改善を図ることがで
きる。したがって、大容量のＡＴＭクロスコネクト装置
を容易かつ経済的に実現することができる。

【図面の簡単な説明】

【図１】本発明の全体構成例を示すブロック図である。

【図２】本発明における入力バッファ部の構成例を示す
ブロック図である。

【図３】本発明における共通制御部の構成例を示すブロ
ック図である。

【図４】本発明における共通制御部の動作例を示す図で
ある。

【図５】第１の制御法および第２の制御法による平均遅
延時間−スループット特性を示す図である。

【図６】第３の制御法を適用した本発明の実施例を示す
ブロック図である。

【図７】従来の共通バッファ構成のＡＴＭクロスコネク
ト装置の基本構成を示すブロック図である。

【図８】従来の共通バッファ構成のＡＴＭクロスコネク
ト装置における制御部の構成例を示すブロック図であ
る。

【図９】大容量化に適した従来のＡＴＭクロスコネクト
装置の構成例を示すブロック図である。

【図１０】大容量化に適した従来のＡＴＭクロスコネク
ト装置の構成例を示すブロック図である。

【図１１】大容量化に適した従来のＡＴＭクロスコネク
ト装置の構成例を示すブロック図である。

【符号の説明】

１０ 入力ポート １１ 入力バッファ部 １２ 出力ポート １３ 出力バッファ部 １４ 入力バッファ部の出力リンク １５ 出力バッファ部の入力リンク １６ 空間スイッチ １７ 共通制御部 １８ 制御リンク ２１ 多重化回路（ＭＵＸ） ２２ 共通メモリ ２３ ＦＩＦＯメモリ ２４ 選択回路 ２５ 制御部 ２６ 多重分離回路（ＤＭＸ） ３１ 多重化回路（ＭＵＸ） ３２ デコーダ ３３ 予約テーブル ３４ 多重分離回路（ＤＭＸ） ４０ 入力モジュール ４１ 入力バッファメモリ ４２ バス ４３ 入力モジュールの出力リンク ４４ 速度変換用バッファ ４５ 入力制御部 ５０ 出力モジュール ５１ 出力モジュールの入力リンク ６０ 入力ポート ６１ セル ６２ 多重化回路（ＭＵＸ） ６３ 共通メモリ ６４ 制御部 ６５ 多重分離回路（ＤＭＸ） ６６ 出力ポート ７１ ＦＩＦＯメモリ ７２ 選択回路 ９０ 入力リンク ９１ ＦＩＦＯメモリ ９２ 出力リンク ９３ 共通バッファスイッチ ９４ 空間スイッチ ９５ 共通制御部

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数の入力ポートおよび出力ポートの少
   なくとも一方をグループ化し、各グループごとにそれぞ
   れセルの蓄積および読み出しを行う小規模のスイッチ回
   路を有する入力モジュールおよび出力モジュールと、 前記入力モジュールおよび出力モジュールを結合する空
   間スイッチと、 前記入力モジュールから前記空間スイッチを介して出力
   ポートにセルを送出する際に、複数の入力モジュールと
   の間で制御情報を授受し、同じ出力ポートへ同時にセル
   が送出されるセル競合を回避させる競合制御手段とを備
   えたことを特徴とするＡＴＭクロスコネクト装置。
2. 【請求項２】 請求項１に記載のＡＴＭクロスコネクト
   装置において、 入力モジュールから競合制御手段へ送出される制御情報
   には少なくともセルの宛先情報が含まれ、競合制御手段
   から入力モジュールへ応答される制御情報には少なくと
   もそのセルの送出時刻情報が含まれることを特徴とする
   ＡＴＭクロスコネクト装置。
3. 【請求項３】 請求項１に記載のＡＴＭクロスコネクト
   装置において、 入力モジュールは、収容している任意の入力ポートに到
   着した複数のセルを同時に読み出す手段を含むことを特
   徴とするＡＴＭクロスコネクト装置。