JPH0252296B2

JPH0252296B2 -

Info

Publication number: JPH0252296B2
Application number: JP56090776A
Authority: JP
Inventors: Koichi Aida; Toyoshi Yamada; Sumiko Sugihara
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1981-06-15
Filing date: 1981-06-15
Publication date: 1990-11-13
Also published as: JPS57206947A

Description

【発明の詳細な説明】本発明は電子計算機等における起動信号制御回
路に関する。

一般に、電子計算機等において、メモリアレイ
カードもしくはメモリモジユールをアクセスする
場合、中央処理装置（CPU）もしくはチヤネル
制御装置（CHC）をアクセス源とし、このアク
セス源がメモリアクセスコントローラ（MAC）
を制御してメモリモジユールに起動をかける。こ
のとき、メモリアクセスコントローラが所定のパ
ルス幅の起動信号と共にメモリアドレスをメモリ
モジユールに送出する。他方、メモリモジユール
側にあつては、起動信号を受信してメモリモジユ
ールのメモリ起動状態を制御するための起動信号
制御回路が設けられており、これにより、メモリ
起動状態が一定のメモリサイクルだけ保持される
ことになる。

従来の起動信号制御回路は、起動信号の立下り
を微分する微分回路と、メモリモジユールの起動
状態を保持するためのメモリサイクル信号を発生
するレジスタと、前述の微分回路の微分パルスを
遅延させる遅延線と、メモリサイクル信号が確立
中にあつては起動信号が微分回路に入力すること
を禁止するための手段とを基本として構成されて
いる。前述のレジスタは起動信号の反転信号をデ
ータ信号とし且つ微分回路の微分パルスおよびそ
の遅延パルスをクロツク信号として受信してい
る。この場合、遅延線の遅延時間はメモリサイク
ル時間を決定するものである。従つて、遅延パル
スがレジスタに到達したときには、正常であれば
起動信号は立上つているので、メモリサイクル信
号は反転し、また、起動信号の微分回路への入力
禁止は解除される。

しかしながら、上述の従来形にあつては、何ら
かの異常により起動信号の立下り状態が保持さ
れ、その間に起動信号の微分回路への入力禁止が
解除されると、レジスタは再びメモリサイクル信
号を発生し、メモリモジユールに起動がかかる。
この場合、たとえば、起動信号が書込み起動信号
であつてライトデータまたはアドレスが保証され
ていなければ、記憶情報が破壊されるという問題
点がある。

上述の問題点を解決するために、起動信号の立
下り時点のみを検出し、これに応じて上述のレジ
スタを動作せしめるようにしてメモリサイクル信
号をセツトすることも考えられる。しかし、この
場合には、逆に、メモリサイクル信号がセツトす
る前に、再び起動信号の立下りが発生すると、メ
モリサイクル信号のリセツト後にも（正規の遅延
パルスのレジスタへの到達後にも）、もう１つの
遅延パルスがレジスタに到達する。従つて、上述
のメモリサイクル信号の反転直後に新たな正規の
起動信号の立下りが発生すると、メモリサイクル
信号はセツト後ただちにリセツトされることにな
り、次のメモリサイクルが保証されないという別
の問題点を生ずる。

従つて、本発明の目的は、起動信号の異常によ
るメモリサイクル信号の再発生を防止すると共
に、正常な起動信号に対するメモリサイクルを保
証することにある。

上述の目的を達成するために本発明において
は、第１、第２の微分回路、第１、第２のレジス
タ、２つの遅延信号を発生する遅延手段を設け
る。

すなわち、第１の微分回路により起動信号の立
下り（もしくは立上り）を検出して第１のレジス
タによりメモリサイクル信号を発生せしめる。こ
れにより、何らかの原因により起動信号が立下り
状態（もしくは立上り状態）に保持された場合
に、第１のレジスタはメモリサイクル信号を再発
生しない。

また、上述の遅延信号のうち、第１の遅延信号
は第２の遅延信号より早く発生するようにする。
第２の遅延信号はメモリサイクル信号のリセツト
信号として作用させ、つまり、第１のレジスタに
作用せしめてメモリサイクル信号をリセツトす
る。他方、第１の遅延信号は第２の微分回路の動
作を抑止するために用いられ、つまり、第２のレ
ジスタに作用せしめて禁止信号を生成せしめ、こ
の禁止信号が発生している間、第２の微分回路の
動作が抑止される。これにより、何らかの原因に
よりメモリサイクル信号がリセツトされる前に起
動信号が立下つた（もしくは立上つた）場合に、
第２の微分回路は動作せず、従つて、正規のメモ
リサイクルが終了直後に、起動信号が正規に立下
つた（もしくは立上つた）場合にも、第１のレジ
スタがメモリサイクル信号をただちにリセツトす
ることはなく、従つて、正常なメモリサイクルが
保証される。

以下、図面により本発明を従来例と比較して説
明する。

第１図は従来の起動信号制御回路のブロツク回
路図である。第１図において、起動信号（以下、
＊GO信号とする）“ｂ”はインバータ１によつ
て反転され、その反転信号“ｃ”はアンドゲート
２を介してＤフリツプフロツプ３のデータ端子Ｄ
と微分回路４とに供給される。なお、微分回路４
は、遅延線４１、インバータ４２およびナンドゲ
ート４３から構成されている。この微分回路４か
ら出力された微分パルス信号“ｅ”、および遅延
線５によつて遅延された微分パルス信号すなわち
サイクルエンド信号（以下、＊CEND信号とす
る）“ｉ”はナンド回路６を介してＤフリツプフ
ロツプ３のクロツク端子CLKに供給される。Ｄ
フリツプフロツプ３の出力端子Ｑの出力信号
“ｇ”はメモリサイクル信号（以下、CYCLE信
号とする）であつてメモリモジユール（図示せ
ず）に供給されると共にナンドゲート７の一入力
に供給される。ナンドゲート７の他の入力には微
分回路４の微分パルス信号“ｅ”が供給され、こ
の結果、ナンドゲート７はアンドゲート２に対し
て＊GO信号“ａ”の反転信号“ｂ”の通過を禁
止するための禁止信号（以下、＊INH信号とす
る）“ｈ”を発生する。

以下、第１図の回路動作を説明する。

第２図ａ〜第２図ｉは第１図の回路内に現われ
る信号“ａ”〜“ｉ”のタイミング図であつて、
＊GO信号“ｂ”の論理レベルが“１”→“０”
→“１”と正常に変化した場合を示す。始めに、
第２図ａに示すように、イニシヤルリセツト信号
（以下、＊IRST信号とする）“ａ”が“０”から
“１”にされる（時刻t₁）。これにより、CYCLE
信号“ｇ”および＊INH信号“ｈ”は、それぞ
れ、“０”および“１”に保持される。次に、＊
GO信号“ｂ”が“１”から“０”に変化すると
（時刻t₂）、反転信号“ｃ”は“０”から“１”に
変化する（時刻t₃）。次に、＊INH信号“ｈ”が
“１”であるので、アンドゲート２の出力信号
“ｄ”は“０”から“１”となる（時刻t₄）。この
信号“ｄ”の立上りは微分回路４によつて微分さ
れ、微分回路４は、遅延線４１等の遅延時間で決
定される時間幅τ₁の微分パルス信号“ｅ”を送出
する（時刻t₅）。この微分パルス信号“ｅ”はナ
ンド６によつて反転されてその信号“ｆ”はＤフ
リツプフロツプ３のクロツク信号となる（時刻
t₆）。このクロツク信号の立上り時には、Ｄフリ
ツプフロツプ３のデータ端子Ｄのレベルすなわち
信号“ｄ”は“１”であるので、CYCLE信号
“ｇ”は“０”から“１”となり（時刻t₇）、次い
で、微分パルス信号“ｅ”も“０”から“１”に
復帰するので、＊INH信号“ｈ”も“１”から
“０”となる（時刻t₈）。この結果、＊GO信号の
再入力は禁止される。

次に、微分パルス信号“ｅ”は遅延線５の遅延
時間τ₂（サイクルタイム）だけ遅れて＊CEND信
号“ｉ”に変換される（時刻t₁₀）。微分パルスで
ある＊CEND信号“ｉ”はナンド回路６によつて
反転されその反転信号がＤフリツプフロツプ３の
クロツク信号“ｆ”となる（時刻t₁₁）。このと
き、データ信号“ｄ”は“０”であるので、レジ
スタ３によつてCYCLE信号“ｇ”は“１”から
“０”となる（時刻t₁₂）。従つて、メモリサイク
ルτ₂が終了する。また、＊INH信号“ｈ”も
“０”から“１”となり（時刻t₁₃）、＊GO信号
“ｂ”の入力禁止を解除される。

第３図ａ〜第３図ｉもまた第１図の回路内に現
われる信号“ａ”〜“ｉ”のタイミング図であつ
て、＊GO信号“ｂ”が何らかの異常により立下
り状態を保持した場合を示す。第３図ａ〜第３図
ｉにおいては、時刻t₁₃まで第２図ａ〜第２図ｉ
と同様である。従つて、時刻t₁₃以降について説
明する。時刻t₁₃において、＊GO信号“ａ”の入
力禁止が解除されると、＊GO信号“ｂ”の反転
信号“ｃ”が“１”であるので、Ｄフリツプフロ
ツプ３のデータ信号“ｄ”は“０”から“１”と
なる（時刻t₁₄）。従つて、以後、各時刻t₁₅，t₁₆，
t₁₇，t₁₈，t₁₉において、時刻t₅，t₆，t₇，t₈，t₉の
場合と同様の動作が行われることになる。すなわ
ち、CYCLE信号“ｇ”は再び“１”となりサイ
クルタイムが開始することになる。この結果、メ
モリモジユールに起動がかかる。この場合、たと
えば、起動信号が書込み起動信号であつてライト
データまたはアドレスが保証されていなければ、
記憶情報が破壊されることになる。

第４図は本発明の一実施例としての起動信号制
御回路のブロツク回路図である。第４図におい
て、＊GO信号“ｂ”はインバータ１１によつて
反転され、その反転信号“ｃ”は２つの微分回路
に供給される。第１の微分回路は、遅延線１２、
インバータ１３およびナンドゲート１４からな
り、第２の微分回路は、遅延線１２、インバータ
１３およびナンドゲート１５からなる。なお、こ
の場合、遅延線１２およびインバータ１３は第１
および第２の微分回路に供通であるが、別個に設
けることもできる。第１のレジスタ（フリツプフ
ロツプ）１６は、第１の微分回路の微分パルス信
号“ｅ”を受信するセツト端子Ｓ、＊CEND信号
“ｊ”を受信するクロツク端子CLKおよび
CYCLE信号“ｆ”を送出する出力端子Ｑを有し
ており、また、データ端子Ｄには常に“０”レベ
ルが印加され、さらに、リセツト端子Ｒには＊
IRST信号“ａ”が供給される。第２のレジスタ
（フリツプフロツプ）１７は、CYCLE信号“ｆ”
を受信するデータ端子Ｄ、遅延線１８の中間タツ
プからの信号“ｈ”を受信するクロツク端子
CLK、＊IRST信号“ａ”および＊CEND信号
“ｊ”をアンドゲート１９を介して受信するリセ
ツト端子Ｒおよび＊INH信号を送出する出力端
子を有する。なお、遅延線１８においては、＊
CEND信号“ｊ”の送出されるタツプは信号
“ｈ”が送出されるタツプより後方にある。

以下、第４図の回路動作を説明する。

第５図ａ〜第５図ｊは第４図の回路内に現われ
る信号“ａ”〜“ｊ”のタイミング図である。第
５図ａ〜第５図ｊを参照すると、始めに、＊
IRST信号“ａ”が“０”から“１”にされる。
これにより、第１のレジスタ１６および第２のレ
ジスタ１７はリセツト状態になる。次に、＊GO
信号“ｂ”が“１”から“０”になると（時刻
t₂）、その反転信号“ｃ”は“０”から“１”に
なる（時刻t₃）。この信号“ｃ”は第１および第
２の微分回路によつて微分され、２つの微分パル
ス信号“ｅ”および“ｇ”（パルス幅τ₁）が発生
する（時刻t₄）。第１の微分パルス信号“ｅ”を
受信して第１のレジスタ１６はCYCLE信号
“ｆ”を送出し（時刻t₅）、メモリサイクルが開始
する。また、第２の微分パルス信号“ｇ”は遅延
線１８によつて遅延された遅延パルス信号“ｈ”
に変換され（時刻t₆）、クロツク信号として第２
のレジスタ１７に供給される。この結果、第２の
レジスタ１７は＊INH信号“ｉ”をアンドゲー
ト１５に送出する（時刻t₇）。すなわち、第２の
微分回路は抑止され、新たな＊GO信号“ｂ”は
受信されなくなる。さらにまた、前述の第２の微
分パルス信号“ｇ”は遅延線１８によつて遅延時
間τ₂の遅延パルス信号“ｊ”に変換され（時刻
t₈）、この信号“ｊ”は第１のレジスタ１６のク
ロツク端子CLKに供給されると共にANDゲート
１９を介して第２のレジスタ１７のリセツト端子
Ｒに供給される。従つて、第１のレジスタ１６は
CYCLE信号“ｆ”を“１”から“０”に変換さ
せてサイクルタイムを終了させると共に（時刻
t₉）、第２のレジスタ１７は＊INH信号“ｉ”を
解除する（時刻t₁₀）。このようにして、＊GO信
号“ｂ”は“１”→“０”→“１”と正常に変化
した場合においては、ほぼ時間τ₂のサイクルタイ
ムが得られる。

また、何らかの異常により、＊GO信号“ｂ”
が“１”から“０”に変化後、“１”レベルに復
旧しない場合を想定すると、この場合にあつて
も、第５図ｅに示す微分パルス信号“ｅ”に変化
はない。従つて、時刻t₈において遅延パルス信号
“ｊ”が発生し、時刻t₉でサイクルタイムが終了
した後に、時刻t₁₀で＊INH信号“ｉ”が解除さ
れても再びサイクルタイムが開始することはな
い。

すなわち、次の＊GO信号“ｂ”を受信するた
めには、第１の微分回路が微分パルス信号“ｅ”
を発生する必要があり、従つて、＊GO信号
“ｂ”が一旦“０”から“１”に回復する必要あ
るからである。

さらに、＊GO信号“ｂ”が“１”から“０”
に変化後“１”レベル復旧後、何らかの原因によ
り、サイクルタイムτ₂の終了以前に＊GO信号
“ｂ”が“０”→“１”→“０”に変化した場合
を想定すると、この場合、＊INH信号“ｉ”は
解除されておらず、従つて、第２の微分回路の出
力“ｇ”は変化せず、新たな遅延パルス信号
“ｊ”は発生しない。この結果、サイクルタイム
τ₂の終了直後に、＊GO信号“ｂ”が再び“０”
→“１”→“０”と変化した場合には、次のサイ
クルタイムτ₂終了前に第１のレジスタ１６がリセ
ツトされることなく、正規のサイクルタイムτ₂を
確保できる。

なお、第５図においては、＊INE信号“ｉ”に
よる第２の微分回路１２，１３，１５の抑止をナ
ンド回路１５により論理積によつて達成している
が、他の手段、たとえば、ナンド回路１５の入力
信号“ｃ”，“ｄ”のいずれかを抑止する手段ある
いはナンド回路１５の出力信号“ｇ”を抑止する
手段でも達成し得る。

以上説明したように本発明によれば、＊GO信
号（起動信号）の立下りを微分する回路の出力に
よつてCYCLE信号（メモリサイクル信号）を発
生するレジスタをセツト動作させているので、何
らかの異常により＊GO信号が“０”レベルに保
持されてとしても、メモリサイクルが再び開始す
ることはなく、従つて、記憶情報の破壊を防止す
ることができ、さらに、何らかの原因により＊
GO信号がメモリサイクル終了以前に変化しても
このメモリサイクル終了直後の正規の＊GO信号
の変化に対する次のメモリサイクルを保証でき
る。

【図面の簡単な説明】

第１図は従来の起動信号制御回路のブロツク回
路図、第２図ａ〜第２図ｉおよび第３図ａ〜第３
図ｉは第１図の回路内に現われる信号“ａ”〜
“ｉ”のタイミング図、第４図は本発明の一実施
例としての起動信号制御回路のブロツク回路図、
第５図ａ〜第５図ｊは第４図の回路内に現われる
信号“ａ”〜“ｊ”のタイミング図である。１２：遅延線（第１、第２の微分回路）、１
３：インバータ（第１、第２の微分回路）、１
４：ナンドゲート（第１の微分回路）、１５：ナ
ンドゲート（第２の微分回路）、１６：第１のレ
ジスタ、１７：第２のレジスタ、１８：遅延線、
１９：アンドゲート。

Claims

【特許請求の範囲】１メモリモジユールを起動させるための起動信
号（＊GO，“ｂ”）を制御して該メモリモジユー
ルの起動状態を保持するメモリサイクル信号
（CYCLE，“ｆ”）を発生するための起動信号制
御回路において、前記起動信号（”ｂ”）の立下り（もしくは立
上り）を検出する第１、第２の微分回路１２，１
３，１４；１２，１３，１５と、前記第２の微分回路の出力を第１の所定時間
（τ１）、該第１の所定時間より長い第２の所定時
間（τ２）だけ遅延させて第１の遅延信号
（“ｈ”）、第２の遅延信号（＊CEND，“ｊ”）をそ
れぞれ発生する遅延手段１８と、前記第１の微分回路の出力によて開始し、前記
第２の遅延信号によつて終了する前記メモリサイ
クル信号を発生する第１のレジスタ１６と、前記第１の遅延信号によつて開始し、前記第２
の遅延信号によつて終了する禁止信号（＊INH，
“ｉ”）を発生する第２のレジスタ１７と、該禁止信号により前記第２の微分回路の出力を
抑止する手段１５と、を具備することを特徴とする起動信号制御回路。