JPH025246B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は電力、ガス、水道等の一定時限毎の
使用量データを計測記録し、後にデータを回収し
て解析するデータ記録装置に係り、特に着脱可能
なメモリカートリツジを有するデータ記録装置に
関する。

〔発明の技術的背景〕

第１図は従来のデータ記録装置の概略構成を示
すブロツク図である。電力使用量データを計測す
る場合の構成について説明すると、電力をパルス
数に変換する変換回路１と、変換回路１の出力パ
ルス数をカウントし一定の時限毎にカウンタの内
容を出力したのちクリアされるカウンタ回路２
と、カウンタ回路２の計量値を記憶し、そのデー
タを回収するため装置本体から取り外すことの可
能なメモリカートリツジ７、メモリカートリツジ
７へのデータ書き込み、カウンタ回路のクリア等
の制御をおこなうための制御回路３と、装置本体
とメモリカートリツジ７との信号をやりとりする
インターフエイス回路４１，４２とから構成され
ている。

メモリカートリツジ７内には計測値を記憶する
ためのメモリ５と、一定時限を制御回路３に知ら
せるための時計６と、データの入出力用インター
フエイス４２とが組み込まれている。メモリカー
トリツジ７は装置本体に着脱可能であり、この着
脱の検出はスイツチ８を用いておこなわれる。

すなわちメモリカートリツジ７が装置本体に装
着されると、スイツチ８が閉路して制御回路３が
メモリカートリツジ７の装着を検出するように構
成されている。そして制御回路３とメモリカート
リツジ７内のメモリ５との間のデータの授受は、
スイツチ８が閉路している状態においてのみおこ
なわれるようになつている。

〔背景技術の問題点〕

このような構成のデータ記録装置（以下ロード
サーベイ装置という）においては、カウンタ２の
内容をインターフエイス４１，４２を介してメモ
リカートリツジ７内のメモリ５に書き込んでいる
時に、メモリカートリツジ７を装置本体から取り
外すと、データが欠落したり、正常な動作がおこ
なわれなかつたために他のデータを破壊してしま
う可能性がある等の欠点を有している。

〔発明の目的〕

この発明の目的は、メモリカートリツジ内のメ
モリへのデータの書き込みシーケンスを制御して
データの欠落や誤動作をおこさないデータ記録装
置を提供するにある。

〔発明の概要〕

この発明では上記目的を達成するために、記録
装置本体と、この記録装置本体に着脱可能に装着
されるメモリカートリツジと、一定時限毎の計測
データを、記録装置本体内のインタフエースを介
してメモリカートリツジ内のメモリに格納する制
御手段とを備えているデータ記録装置において、
メモリカートリツジの着脱に応じて開閉する第１
のスイツチと、メモリカートリツジのロツク・ア
ンロツクに応じて開閉する第２のスイツチと、第
１および第２のスイツチの開閉信号を入力し記録
装置本体とメモリカートリツジとの間の装着状態
を表わす信号を出力する検出回路とを設け、制御
手段は装着状態を表わす信号に基づいてインター
フエイスの導通・不導通を制御することを特徴と
する。

〔発明の実施例〕

以下この発明の実施例を図面に基づいて詳細に
説明する。なお第１図に示したと同一部分には同
一符号を付し、その説明は省略する。

第２図はこの発明の一実施例を示すブロツク図
であり、第１図の場合と同様電力使用量データを
計測する場合の構成を示している。負荷電圧V_L
と、負荷電流I_Lとは変換回路１に入力される。変
換回路１は、たとえば負荷電圧V_Lと負荷電流I_Lと
を乗算する乗算器と、乗算された電力をパルス数
に変換するＷ／Ｆコンバータ（Watt／
Frequency変換）と、Ｗ／Ｆコンバータの出力を
適当な比率に変換する分周器とから構成される。
変換回路１の出力はカウンタ２を介して一定時限
毎に制御回路３に転送される。制御回路３はカウ
ンタ２の内容を入出力インタフエイス４２，４３
を介してメモリ５に入力する。メモリカートリツ
ジ７は、インターフエイス４２とメモリ５と時計
６とから構成され、ロードサーベイ装置本体から
取り外しが可能である。メモリカートリツジ７の
着脱状態は２つのスイツチSW₁，SW₂とこれに接
続される検出回路９により検出される。検出回路
９はスイツチSW₁，SW₂からの信号と制御回路３
からのRST信号とを受けて記録装置本体とメモ
リカートリツジ７との間の装着状態を表わす信号
Q₁，Q₂，Q₃を出力し、これによつて制御回路３
およびインターフエイス４３の動作は制御され
る。

第３図は検出回路９とインターフエイス回路４
３の構成の一例を示す回路図である。スイツチ
SW₁はカートリツジ７の本体への接続を検出する
カートリツジ検出スイツチであり、カートリツジ
７の着脱に応じて開閉する。またスイツチSW₂は
カートリツジ挿入後に手で動作させるロツクスイ
ツチでありメモリカートリツジ７のロツク・アン
ロツクに応じて開閉するスイツチである。スイツ
チSW₁の開閉信号はインバータゲート１０を介し
てRSフリツプフロツプ１２のセツト側とＤフリ
ツプフロツプ１３のＤ端子に入力されている。ス
イツチSW₂の開閉信号はインバータゲート１１を
介してＤフリツプフロツプ１３のクロツク端子に
入力されると同時に、インバータゲート１１およ
びインバータゲート１５を介してＤフリツプフロ
ツプ１４のクロツク端子にも入力される。ここで
スイツチSW₁およびSW₂はそれぞれカートリツジ
７が装着されロツクされた時に閉路するものとす
る。

RSフリツプフロツプ１２の出力Q₁、Ｄフリツ
プフロツプ１３の出力Q₂、Ｄフリツプフロツプ
１４の出力Q₃はそれぞれ制御回路３に入力され
る。また出力Q₂はインターフエイス回路４３の
トライステートゲート１６₁〜１６_oのコントロー
ル信号としても使用される。Ｄフリツプフロツプ
１４の出力信号Q₃はロツク解除信号を形成する。
またフリツプフロツプ１２，１３，１４のリセツ
ト端子には制御回路３からのRST信号が入力さ
れている。図示しない制御回路３はマイクロプロ
セツサとプログラムを内蔵したROMとから構成
されており、メモリカートリツジ７内のメモリ５
はアドレスセレクタ回路とICメモリ回路とで構
成される。なおメモリカートリツジ７は図示しな
い電池を内蔵しており、メモリ５と時計６の内容
はメモリカートリツジ７を本体から分離しても変
化したり、動作停止することはない。

メモリカートリツジ７はデータを回収する時は
ロードサーベイ装置本体と分離することが可能な
構造となつている。メモリカートリツジ７が装着
された状態ではある一定の時間間隔毎に時計６が
インタフエイス回路４２，４３を介して制御回路
３に信号を出力する。この時、制御回路３はカウ
ンタ２の内容を読み取り、そのデータをメモリ５
に書き込み、カウンタ２をクリアする。

次にメモリカートリツジ７を着脱する時の動作
を第４図に示すタイミングチヤートを用いて説明
する。スイツチSW₁はカートリツジの挿入を検出
するマイクロスイツチであり、挿入されると自動
的にスイツチが閉路しフリツプフロツプ１２の出
力Q₁は“１”になる。この状態ではインターフ
エイス回路４３のゲート１６₁〜１６_oはハイイン
ピーダンス状態であるから、メモリカートリツジ
７と制御回路３との間の信号のやりとりはできな
い。

ついでスイツチSW₂が操作者の手によりロツク
される。この時フリツプフロツプ１３のＤ入力は
スイツチSW₁によつてすでに“１”になつている
ため、スイツチSW₂が閉路されると、その出力
Q₂は“１”となる。出力Q₂はトライステートゲ
ート１６のコントロール信号として使用されてお
り、ゲート１６が導通状態になるため制御回路３
とメモリカートリツジ７との間の信号の授受が可
能となる。すなわちスイツチSW₂が閉路してから
は、制御回路３はデータの記録動作をおこなうこ
とができる。逆にメモリカートリツジ７を取り外
す時は、最初にロツク・アンロツクスイツチSW₂
が開路する。この時ゲート１５の出力は“０”か
ら“１”に変化する。そしてフリツプフロツプ１
４のＤ入力が“１”（＝Q₁）であるため、出力Q₃
は“１”となる。すなわちフリツプフロツプ１４
の出力Q₃は、ロツク・アンロツクスイツチSW₂
が開路したことを検出し、制御回路３にこれを知
らせる。この時制御回路３は第５図に示すように
カウンタの内容（第５図ではDATA1）と終了時
刻とエンドマークとをメモリ５に書き込む。

さらに書き込み終了後、制御回路３はRST信
号を発生させてフリツプフロツプ１２，１３，１
４をリセツトする。リセツト後出力１２は“０”
になるためインターフエイス回路４３のゲート１
６はハイインピーダンスになり、制御回路３とメ
モリカートリツジ７との間の信号の授受は不可能
となる。

続いてメモリカートリツジ７が抜き取られるた
めスイツチSW₁は開路する。ロツクスイツチSW₂
を解除しメモリカートリツジ７を抜き取る操作は
人手によつておこなわれるため、早くとも100〜
200ｍｓを要する。これに対しQ₃＝１（終了時の
書き込み動作）の時間は長くとも10ｍｓ前後であ
るためスイツチSW₂が開路してからスイツチSW₁
が開路するまでの間に書き込みをおこなうことが
可能である。

〔発明の効果〕

以上説明したようにこの発明では、インターフ
エイス回路のゲートをメモリカートリツジの着脱
に応じて開閉するスイツチと、メモリカートリツ
ジのロツク・アンロツクに応じて開閉するスイツ
チとから発生する開閉信号に基づいて形成された
信号でコントロールすることにより、カートリツ
ジの着脱によつて生ずるバス信号の不安定さや誤
動作を防止することができる。またスイツチの開
閉に時間遅れがあり、この時間遅れを利用してカ
ートリツジが抜き取られる直前に最終データ
（DATA1）と終了時刻とエンドマークとをメモ
リに書き込むことができる。したがつて次に新し
いメモリカートリツジが挿入されデータを記録し
回収した時、時間の欠落やデータの不連続が生じ
ないためデータの信頼性が向上する。さらにエン
ドマークがメモリ内に書かれているためデータの
区切りがつく。すなわち、大容量のメモリカート
リツジであれば、このメモリカートリツジを他の
ロードサーベイ装置に取り付け、連続して記録し
てもエンドマークによつて記録の単位が明確にな
るからである。

さらにまた、この発明では書き込み動作中にメ
モリカートリツジが抜き取られるという事態が発
生しないため、データが欠落したり誤つたデータ
が書き込まれるという心配はない。したがつて正
確なデータ収集が可能である。なおこの発明はロ
ードサーベイ装置ばかりでなく、メモリカートリ
ツジを着脱可能に装着できる他のデータ記録装置
への同様に適用することが可能であり、同様な効
果が得られる。

【図面の簡単な説明】

第１図は従来のデータ記録装置の一例を示すブ
ロツク図、第２図はこの発明の一実施例の構成を
示すブロツク図、第３図はこの発明に用いられる
検出回路とインターフエイスの具体回路例を示す
回路図、第４図は第３図の回路の動作を説明する
ためのタイミングチヤート、第５図はメモリカー
トリツジ内のメモリの格納内容を示す図である。 ３……制御回路、５……メモリ、６……時計、
７……メモリカートリツジ、９……検出回路、４
２，４３……インタフエイス回路、SW₁……着脱
検出スイツチ、SW₂……ロツク・アンロツクスイ
ツチ。

Claims (1)

1. 【特許請求の範囲】 １ 記録装置本体と、 この記録装置本体に着脱可能に装着され、一定
   時限毎の計測データを記録装置本体内のインタフ
   エースを介して格納するメモリカートリツジと、 このメモリカートリツジの前記記録装置本体へ
   の着脱に応じて閉路・開路する第１のスイツチ
   と、 前記メモリカートリツジの前記記録装置本体へ
   の装着時のロツク・アンロツクに応じて閉路・開
   路する第２のスイツチと、 前記第１および第２のスイツチの閉路状態、前
   記第１のスイツチの閉路および前記第２のスイツ
   チの開路状態で前記記録装置本体と前記メモリカ
   ートリツジとの間の装着状態のそれぞれを表わす
   第１および第２信号を出力する検出回路と、 前記インタフエースを介して前記検出回路から
   の第１信号により前記記録装置本体と前記メモリ
   カートリツジ間の信号授受を可能とし、第２信号
   により前記記録装置本体から前記メモリカートリ
   ツジへ終了時の書き込み動作を行わせる制御手段
   とを有するデータ記録装置。