JPH0252525A - プログラム可能なｃｍｏｓ論理アレイ - Google Patents
プログラム可能なｃｍｏｓ論理アレイInfo
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- JPH0252525A JPH0252525A JP1166489A JP16648989A JPH0252525A JP H0252525 A JPH0252525 A JP H0252525A JP 1166489 A JP1166489 A JP 1166489A JP 16648989 A JP16648989 A JP 16648989A JP H0252525 A JPH0252525 A JP H0252525A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/14—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of delay lines
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
- H03K19/1772—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register with synchronous operation of at least one of the logical matrixes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
本発明は、相補型絶縁ゲート電界効果型トランジスタ技
術によって構成される非重複の二相クロック制御される
プログラム可能な論理アレイ（以下ＰＬＡという）
（Ｎ、１１．Ｅ、Ｗｅｓｔｅ等による文献“Ｐｒ１ｎｃ
ｉｐｌｅｓ ｏｆ ０ＭＯ３ＶＬＳＩ Ｄｅｓｊｎｇ”
論文３６８乃至３７３頁特に８．７．４項（３７２／３
７３頁）マサチューセッツ １９８５年）の改良に関す
る。
術によって構成される非重複の二相クロック制御される
プログラム可能な論理アレイ（以下ＰＬＡという）
（Ｎ、１１．Ｅ、Ｗｅｓｔｅ等による文献“Ｐｒ１ｎｃ
ｉｐｌｅｓ ｏｆ ０ＭＯ３ＶＬＳＩ Ｄｅｓｊｎｇ”
論文３６８乃至３７３頁特に８．７．４項（３７２／３
７３頁）マサチューセッツ １９８５年）の改良に関す
る。
「従来の技術」
そのようなＣＭＯＳＰＬＡは、アンド平面と、オア平面
と、アンド平面とオア平面を互いに接続するアンド／オ
ア平面とを有する。それらのトランジスタは、第１と第
２の行ライン間と第１と第２の列ライン間にアンド平面
のｍ行およびｎ列内におよびオア平面のｐ列内に各々配
置される。
と、アンド平面とオア平面を互いに接続するアンド／オ
ア平面とを有する。それらのトランジスタは、第１と第
２の行ライン間と第１と第２の列ライン間にアンド平面
のｍ行およびｎ列内におよびオア平面のｐ列内に各々配
置される。
内部クロックは、２つの行ラインと入力がダミー行の第
１の行ラインに接続されているシュミットトリガ−を有
するアンドおよびアンド／オア平面のダミー行によって
達成される。オア平面の各行と、ダミー行と、各列は、
ゲートが行とダミー行内の反転された第１の二相クロッ
クによってまた列のシュミットトリガ−の出力によって
駆動されるＹ・め充電されたＰトランジスタと評価Ｎト
ランジスタを含む。予め充７ヒされたＰトランジスタの
被制御電流バスは、供給電圧と第１の行ライン間および
供給電圧と第１の列ライン間の各々に接続され、評価Ｎ
トランジスタの被制御電流バスは、接地レベルと第２の
行ライン間および接地レベルと第２の列ライン間に各々
接続される。アンド平面においてダミー行は、被制御電
流バスが第１と第２の行ライン間に配置された列ごとに
２個のＮトランジスタを備えている。それらの１つは第
１の列ラインに接続されるそのゲートを付し、他は第２
の列ラインに接続されるゲートを何する。ブログラミン
グは列と行トランジスタによってもたらされる。アンド
平面の行トランジスタは、行の２つの行ライン間に接続
された被制御電流バスを有し、それらのゲートは非反転
または反転された入力信号のど７ちらかによって駆動さ
れ、一方オア平面の列トランジスタは、出力に導かれる
第１の列ラインと第２の列ラインとの間に接続された被
制御電流バスを有する。行と列トランジスタの数とアン
ドおよびオア平面内のそれらの各々の位置は、予定され
たプログラミングによって決定される。さらに、細部は
第１図を解説しながら以下に述べる。
１の行ラインに接続されているシュミットトリガ−を有
するアンドおよびアンド／オア平面のダミー行によって
達成される。オア平面の各行と、ダミー行と、各列は、
ゲートが行とダミー行内の反転された第１の二相クロッ
クによってまた列のシュミットトリガ−の出力によって
駆動されるＹ・め充電されたＰトランジスタと評価Ｎト
ランジスタを含む。予め充７ヒされたＰトランジスタの
被制御電流バスは、供給電圧と第１の行ライン間および
供給電圧と第１の列ライン間の各々に接続され、評価Ｎ
トランジスタの被制御電流バスは、接地レベルと第２の
行ライン間および接地レベルと第２の列ライン間に各々
接続される。アンド平面においてダミー行は、被制御電
流バスが第１と第２の行ライン間に配置された列ごとに
２個のＮトランジスタを備えている。それらの１つは第
１の列ラインに接続されるそのゲートを付し、他は第２
の列ラインに接続されるゲートを何する。ブログラミン
グは列と行トランジスタによってもたらされる。アンド
平面の行トランジスタは、行の２つの行ライン間に接続
された被制御電流バスを有し、それらのゲートは非反転
または反転された入力信号のど７ちらかによって駆動さ
れ、一方オア平面の列トランジスタは、出力に導かれる
第１の列ラインと第２の列ラインとの間に接続された被
制御電流バスを有する。行と列トランジスタの数とアン
ドおよびオア平面内のそれらの各々の位置は、予定され
たプログラミングによって決定される。さらに、細部は
第１図を解説しながら以下に述べる。
従来技術ＣＭＯＳＰＬＡにおいて、非重複二相クロック
の位相の１つは、アンド平面内の入力信号を貯蔵するの
に使用され、一方オア平面はダミー行と上記シュミット
トリガ−によって発生された内部クロック信号によって
クロックされる。
の位相の１つは、アンド平面内の入力信号を貯蔵するの
に使用され、一方オア平面はダミー行と上記シュミット
トリガ−によって発生された内部クロック信号によって
クロックされる。
後者は、アンドおよびオア平面の各行において評価時間
よりも長い遅延を供給しなければならない。
よりも長い遅延を供給しなければならない。
この時間は、各々の負荷キャパシタンスおよび行と列ト
ランジスタの面積によって決定される。負荷キャパシタ
ンスは、本質的にこれらのトランジスタの各々のソース
およびドレイン領域のキャパシタンスから成る。
ランジスタの面積によって決定される。負荷キャパシタ
ンスは、本質的にこれらのトランジスタの各々のソース
およびドレイン領域のキャパシタンスから成る。
行トランジスタの数は、ＣＭＯＳ ＰＬＡの各入力つ
まり非反転または反転された入力信号のいずれかと関連
した最小期限の間に１つの行トランジスタがあるならば
、最大となる。最長の評価時間は、そのような最小期間
において１つの行トランジスタのみが入力信号によって
ラインキャパシタンスの電荷を逆転しなければならない
のならば得られる。内部クロック信号の発生におけるこ
の最悪の場合を認めるために、ダミー行とシュミットト
リガ−が従来技術のＣＭＯＳ ＰＬＡ内に設けられて
いる。トランジスタがダミー行に含まれているので、こ
の行の負荷キャパシタンスは、アンド平面内の上記最悪
の場合におけるそれの２倍である。
まり非反転または反転された入力信号のいずれかと関連
した最小期限の間に１つの行トランジスタがあるならば
、最大となる。最長の評価時間は、そのような最小期間
において１つの行トランジスタのみが入力信号によって
ラインキャパシタンスの電荷を逆転しなければならない
のならば得られる。内部クロック信号の発生におけるこ
の最悪の場合を認めるために、ダミー行とシュミットト
リガ−が従来技術のＣＭＯＳ ＰＬＡ内に設けられて
いる。トランジスタがダミー行に含まれているので、こ
の行の負荷キャパシタンスは、アンド平面内の上記最悪
の場合におけるそれの２倍である。
「発明の解決すべき課題」
従来技術のアレイにおいて、ダミー行のトランジスタの
半分は変化せず、シュミットトリガ−による内部クロッ
ク信号の付加遅延は不調を排除しない。さらに、集積回
路として作られたＣＭＯＳ ＰＬＡ４よ遅延における
製造の変化を示す。
半分は変化せず、シュミットトリガ−による内部クロッ
ク信号の付加遅延は不調を排除しない。さらに、集積回
路として作られたＣＭＯＳ ＰＬＡ４よ遅延における
製造の変化を示す。
本発明は、この問題を解決しようとするものである。本
発明の目的は、遅延における製造の変化が著しく減少さ
れるその様な方法において、従来技術ＣＭＯＳ ＰＬ
Ａを修正し改良することである。さらに、別の目的はシ
ュミットトリガ−がより少ないトランジスタを含むサブ
回路によって置換されることである。
発明の目的は、遅延における製造の変化が著しく減少さ
れるその様な方法において、従来技術ＣＭＯＳ ＰＬ
Ａを修正し改良することである。さらに、別の目的はシ
ュミットトリガ−がより少ないトランジスタを含むサブ
回路によって置換されることである。
「課題解決のための手段」
本発明では、これはダミー行のトランジスタの代わりに
特許請求の範囲に明記されたＮトランジスタとキャパシ
タとを設けること、およびノアゲートによってシュミッ
トトリガ−を置換することによって本質的に達成される
。
特許請求の範囲に明記されたＮトランジスタとキャパシ
タとを設けること、およびノアゲートによってシュミッ
トトリガ−を置換することによって本質的に達成される
。
「実施例」
本発明の第１の変形の実施例を示す第１図の概要の回路
図には、アンド平面ｕｂのｎ列のｕｓ１列とｕｓ２列と
ｕｓｎ列が示され、一方オア平面ｏｂのｐ列のｏｓ１列
とｏｓｐ列も示されている。ｍ行のｚ１行とｚｔｎ行お
よびダミー行ｚｄは、第１図に示されている。アンド平
面ｕｂとオア平面ｏｂの間には、アンド／オア平面ｕｏ
ｂが配置されている。それぞれの行は、２つの行ライン
ｌｚｌとＩｚ２を有し、後者はアンド平面内でのみ与え
られ、前者はオア平面内に伸びている。アンド／オア平
面は通常行ラインｌｚｌの信号がレベル更新のために通
される２個の直列インバータを含む。
図には、アンド平面ｕｂのｎ列のｕｓ１列とｕｓ２列と
ｕｓｎ列が示され、一方オア平面ｏｂのｐ列のｏｓ１列
とｏｓｐ列も示されている。ｍ行のｚ１行とｚｔｎ行お
よびダミー行ｚｄは、第１図に示されている。アンド平
面ｕｂとオア平面ｏｂの間には、アンド／オア平面ｕｏ
ｂが配置されている。それぞれの行は、２つの行ライン
ｌｚｌとＩｚ２を有し、後者はアンド平面内でのみ与え
られ、前者はオア平面内に伸びている。アンド／オア平
面は通常行ラインｌｚｌの信号がレベル更新のために通
される２個の直列インバータを含む。
列は２つの列ラインＩｓｌとｌｓ２を有する。アンド平
面の列ラインは、非反転入力信号および反転入力信号を
搬送する。入力信号は、各々の入力ｃｌ、 ｅ２． ｅ
ｎから第１のクロック信号ｆｌによってオンされる各入
力伝達ゲートｔｇｅを通り、そして２つのインバータｉ
ｔ、 １２を通って供給される。インバータ１１の出力
は第１の列ラインＩｓｌに接続され、第２のインバータ
１２の出力は第２の列ラインＩｓ２に接続される。
面の列ラインは、非反転入力信号および反転入力信号を
搬送する。入力信号は、各々の入力ｃｌ、 ｅ２． ｅ
ｎから第１のクロック信号ｆｌによってオンされる各入
力伝達ゲートｔｇｅを通り、そして２つのインバータｉ
ｔ、 １２を通って供給される。インバータ１１の出力
は第１の列ラインＩｓｌに接続され、第２のインバータ
１２の出力は第２の列ラインＩｓ２に接続される。
オア平面において、第１の列ラインＩｓｌは第２のクロ
ック信号ｒ２によってオンされる出力伝達ゲートｔｇａ
および第３のインバータｉ３を経て各出力ａ１． ａｐ
に接続される。
ック信号ｒ２によってオンされる出力伝達ゲートｔｇａ
および第３のインバータｉ３を経て各出力ａ１． ａｐ
に接続される。
アンド平面内のダミー行ｚｄは２つの行ライン旧とＩｄ
２を有し、その第１のｌｄｌはノアゲートｎｇの一つの
入力に接続し、ノアゲートの他の入力はリセットライン
１ｒに接続されている。
２を有し、その第１のｌｄｌはノアゲートｎｇの一つの
入力に接続し、ノアゲートの他の入力はリセットライン
１ｒに接続されている。
各行とダミー行と各列は、被制御電流バスが各々第１の
行ラインＩｚｌ 、Ｉｄｌまたは各列ラインＩｓｌを電
圧供給１１．ｕに接続する予め充電されたＰトランジス
タｔｐｚ 、 ｔｐｓを含む。さらに、各行、ダミー行
、およびオア平面Ｏｂの各列は、被制御電流バスが各節
２の行ラインＩｚ２ 、ｌｄ２または各列ラインＩｓ２
を接地型レベルに接続する評価Ｎトランジスタｔｃｚ
、 ｔｅｓを含む。各行およびダミー行において、２つ
のトランジスタｔｐｚ 、 ｔｅｚのゲートは互いに結
合され、反転された第１のクロック信号ｆｌＱによって
駆動される。オア平面ｏｂの各列において、２つのトラ
ンジスタｔｐｓ 、 ｔｅｓのゲートもまた互いに結合
されるが、ノアゲートｎｇの出力によって駆動される。
行ラインＩｚｌ 、Ｉｄｌまたは各列ラインＩｓｌを電
圧供給１１．ｕに接続する予め充電されたＰトランジス
タｔｐｚ 、 ｔｐｓを含む。さらに、各行、ダミー行
、およびオア平面Ｏｂの各列は、被制御電流バスが各節
２の行ラインＩｚ２ 、ｌｄ２または各列ラインＩｓ２
を接地型レベルに接続する評価Ｎトランジスタｔｃｚ
、 ｔｅｓを含む。各行およびダミー行において、２つ
のトランジスタｔｐｚ 、 ｔｅｚのゲートは互いに結
合され、反転された第１のクロック信号ｆｌＱによって
駆動される。オア平面ｏｂの各列において、２つのトラ
ンジスタｔｐｓ 、 ｔｅｓのゲートもまた互いに結合
されるが、ノアゲートｎｇの出力によって駆動される。
アンド平面ｕｂにおいて、予定されたプログラミングに
従って行トランジスタｔｚの被測＠Ｊ電流バスハ、各行
の２つの行ラインＩｚｌ 、Ｉｚ２の間に接続される。
従って行トランジスタｔｚの被測＠Ｊ電流バスハ、各行
の２つの行ラインＩｚｌ 、Ｉｚ２の間に接続される。
そのゲートは、これらのトランジスタが非反転入力信号
または反転入力信号の一方によってオンされるように第
１の列ラインｌｓｌまたは第２の列ラインＩｓ２のいず
れかに接続される。列ｕｓｌと行ｚＬ ｚｌこよって形
成されるアンドセル内の可能な行トランジスタｔｚを第
１図に示す。
または反転入力信号の一方によってオンされるように第
１の列ラインｌｓｌまたは第２の列ラインＩｓ２のいず
れかに接続される。列ｕｓｌと行ｚＬ ｚｌこよって形
成されるアンドセル内の可能な行トランジスタｔｚを第
１図に示す。
オア平面ｏｂにおいて、予定されたプログラミングに従
って列トランジスタｔｓの披制御電＆バスは、各列の２
つの列ラインｌｓｌ 、ｌｓ２の間に接続される。その
ゲートは、各々第１の行ラインＩｚｌに接続される。行
ｚｌと列ｏｓｌ 、ｏｓｂによって形成されたオアセル
および行ｚｎ＋と列ｏｓｌによって形成されたオアセル
内の可能な列トランジスタｔｓを第１図に示す。
って列トランジスタｔｓの披制御電＆バスは、各列の２
つの列ラインｌｓｌ 、ｌｓ２の間に接続される。その
ゲートは、各々第１の行ラインＩｚｌに接続される。行
ｚｌと列ｏｓｌ 、ｏｓｂによって形成されたオアセル
および行ｚｎ＋と列ｏｓｌによって形成されたオアセル
内の可能な列トランジスタｔｓを第１図に示す。
アンド平面ｕｂのダミー行ｚｄは、容積ごとに２つのキ
ャパシタＣを含み、その一つは第１の行ラインＩｄｌと
接地レベルとの間に接続され、その他方のものは第２の
行ラインｌｄ２と接地レベルとの間に接続される。従っ
て第１図の実施例において、２ｎ個のキャパシタＣが設
けられる。しかしながら、これは絶対に必要なものでは
なく、それより少ないキャパシタでも構わないが、しか
しそれらの数はこれらの全行のほとんどの行トランジス
タｔｚを含むアンド平面（ｕｂ）のその行のキャパシタ
の数の少なくとも２倍の数でなければならない。
ャパシタＣを含み、その一つは第１の行ラインＩｄｌと
接地レベルとの間に接続され、その他方のものは第２の
行ラインｌｄ２と接地レベルとの間に接続される。従っ
て第１図の実施例において、２ｎ個のキャパシタＣが設
けられる。しかしながら、これは絶対に必要なものでは
なく、それより少ないキャパシタでも構わないが、しか
しそれらの数はこれらの全行のほとんどの行トランジス
タｔｚを含むアンド平面（ｕｂ）のその行のキャパシタ
の数の少なくとも２倍の数でなければならない。
本発明によれば、キャパシタＣは、基体（第２図の領域
ｄ）内に含まれ、前記基体と反対にドープされ、第１ま
たは第２の行ラインｌｚｌ 、ｌｚ２、つまりソース領
域とドレイン領域のいずれかに接続された各行トランジ
スタｔｚの領域とそれぞれが可能な限り早く同一の面積
と同一の端部長を有する領域によって形成される。キャ
パシタＣは、故に基体を通って接地される。
ｄ）内に含まれ、前記基体と反対にドープされ、第１ま
たは第２の行ラインｌｚｌ 、ｌｚ２、つまりソース領
域とドレイン領域のいずれかに接続された各行トランジ
スタｔｚの領域とそれぞれが可能な限り早く同一の面積
と同一の端部長を有する領域によって形成される。キャ
パシタＣは、故に基体を通って接地される。
本発明によれば、ダミー行ｚｄはさらに、被測ｇａ電流
バスがアンド平面の外側にあって行ライン旧 １ｄ２間
に接続され、ゲートが電圧供給源Ｕに接続されたＮトラ
ンジスタＬを含む。
バスがアンド平面の外側にあって行ライン旧 １ｄ２間
に接続され、ゲートが電圧供給源Ｕに接続されたＮトラ
ンジスタＬを含む。
第２図に示された本発明にしたがった第２の変形の実施
例の結合された配置と概要の回路図において、ダミー行
を含む第１図の全ての２つの隣接した行内の第２の行ラ
インＩｚ２ 、ｌｄ２は、対のラインｉｐに結合され得
る。そのため行のこれらのそれぞれの々・１において２
つの評価Ｎトランジスタは対応トランジスタｔＱＺ’に
よって置換されなければならない。それぞれの行とダミ
ー行中の残る行ラインは、参照初号１ｚによって第２図
において示されている。第２図の左側で、第２図の配置
によって表される第１図の行をブラケットで示している
。
例の結合された配置と概要の回路図において、ダミー行
を含む第１図の全ての２つの隣接した行内の第２の行ラ
インＩｚ２ 、ｌｄ２は、対のラインｉｐに結合され得
る。そのため行のこれらのそれぞれの々・１において２
つの評価Ｎトランジスタは対応トランジスタｔＱＺ’に
よって置換されなければならない。それぞれの行とダミ
ー行中の残る行ラインは、参照初号１ｚによって第２図
において示されている。第２図の左側で、第２図の配置
によって表される第１図の行をブラケットで示している
。
第２図の中央の部分は、アンド平面内の配置の概要を示
している。水平のストリップは導体例えばアルミニウム
導体を表し、点線で表された垂直のストリップもまた列
ラインである導体を表すが好ましくは多結晶シリコンの
導体を表す。第１図の行ｚｌＳＺｌ１１を構成する第２
図の下の部分は、行トランジスタｔｚの配置、すなわち
下の行ライン１ｚと対ライン１ｐの間の２つのトランジ
スタおよび後者と上部の行ライン１ｚの間の２つのトラ
ンジスタを表す。チャンネル領域が水平トランジスタ部
分と各列ラインの交点にある行トランジスタのドレイン
またはソース端子はそれぞれ各四角で示され対ラインと
行ラインの交点に配置されている。前記の端子とチャン
ネル領域間の太線によって区切られたこれらの領域は、
各ドレインまたはソース領域である。
している。水平のストリップは導体例えばアルミニウム
導体を表し、点線で表された垂直のストリップもまた列
ラインである導体を表すが好ましくは多結晶シリコンの
導体を表す。第１図の行ｚｌＳＺｌ１１を構成する第２
図の下の部分は、行トランジスタｔｚの配置、すなわち
下の行ライン１ｚと対ライン１ｐの間の２つのトランジ
スタおよび後者と上部の行ライン１ｚの間の２つのトラ
ンジスタを表す。チャンネル領域が水平トランジスタ部
分と各列ラインの交点にある行トランジスタのドレイン
またはソース端子はそれぞれ各四角で示され対ラインと
行ラインの交点に配置されている。前記の端子とチャン
ネル領域間の太線によって区切られたこれらの領域は、
各ドレインまたはソース領域である。
第２図の左側において、２つの行トランジスタｔｚは列
ラインｌｓｌに接続されたゲートを有し、一方策２図の
右側において、下の行トランジスタ【２は列ラインＩｓ
２に接続されたゲートを有する。
ラインｌｓｌに接続されたゲートを有し、一方策２図の
右側において、下の行トランジスタ【２は列ラインＩｓ
２に接続されたゲートを有する。
第２図の上部は、３つの領域ｄの最大がダミー行ｚｄ内
の各アンドセルのために与えられなければならないこと
を示す。最大数は３ｎであるが、しかしこれらの行のほ
とんど全ての行トランジスタを含むアンド平面の行内に
ある領域の数の少なくとも３倍でなければならない。領
域ｄの２７３は、ダミー行ｚｄの行ライン１ｚに接続さ
れ、そして１７３はダミー行の対ラインＩｐに接続され
る。これらの領域も、関連した行トランジスタｔｚの領
域と可能な限り同一の面積と同一の端部長を有する。
の各アンドセルのために与えられなければならないこと
を示す。最大数は３ｎであるが、しかしこれらの行のほ
とんど全ての行トランジスタを含むアンド平面の行内に
ある領域の数の少なくとも３倍でなければならない。領
域ｄの２７３は、ダミー行ｚｄの行ライン１ｚに接続さ
れ、そして１７３はダミー行の対ラインＩｐに接続され
る。これらの領域も、関連した行トランジスタｔｚの領
域と可能な限り同一の面積と同一の端部長を有する。
第２図はまた、被制御電流バスが行ライン１ｚと対ライ
ン１ｐの間に接続され、ゲートが電圧供給源に接続され
るダミー行ｚｄ内のＮトランジスタ【を示す。他のトラ
ンジスタｔｐＺ ％ ｔｅｚ’は、第１図のそれらに対
応する。
ン１ｐの間に接続され、ゲートが電圧供給源に接続され
るダミー行ｚｄ内のＮトランジスタ【を示す。他のトラ
ンジスタｔｐＺ ％ ｔｅｚ’は、第１図のそれらに対
応する。
第１図は、行ごとに２つの行ラインを具備する本発明に
従った第１の実施例の概要の回路図である。 第２図は、本発明に従った第２の実施例の概要の回路図
と配置を示す。 ｚｄ・・・ダミー行、ｎｇ・・・ノアゲート、１ｙ・・
・リセットライン、ｆｌｑ・・・二相クロック、ｕｂ・
・・アンド平面、ｕｏｂ・・・アンド／オア平面、ｏｂ
・・・オア平面、Ｕ・・・電圧供給源、ｔｇｅ・・・入
力伝達ゲート、ｔｐｚ 、 ｔｐｓ・・・予め充電され
たＰトランジスタ、ｔｅｚ価Ｎトランジスタ。 ｔｅｓ・・・評
従った第１の実施例の概要の回路図である。 第２図は、本発明に従った第２の実施例の概要の回路図
と配置を示す。 ｚｄ・・・ダミー行、ｎｇ・・・ノアゲート、１ｙ・・
・リセットライン、ｆｌｑ・・・二相クロック、ｕｂ・
・・アンド平面、ｕｏｂ・・・アンド／オア平面、ｏｂ
・・・オア平面、Ｕ・・・電圧供給源、ｔｇｅ・・・入
力伝達ゲート、ｔｐｚ 、 ｔｐｓ・・・予め充電され
たＰトランジスタ、ｔｅｚ価Ｎトランジスタ。 ｔｅｓ・・・評
Claims (1)
- 【特許請求の範囲】 １、各々の行および列トランジスタがアンド平面のｍ行
とｎ列内およびオア平面のｍ行とｐ列内に第１の行ライ
ンと第２の行ライン間と第１の列と第２の列間に配置さ
れているアンド平面と、オア平面と、前記２つの平面を
互いに接続するアンド／オア平面と、 内部クロックとして動作し２つの行ラインを有するアン
ドおよびアンド／オア平面内のダミー行と、 １つの入力が第１の行ラインに接続され他方の入力がリ
セットラインに接続されているダミー行内のノアゲート
と、 ゲートが、行内のまたダミー行内の反転された第１の二
相クロックによって、および列内のノアゲートの出力に
よって駆動され、その被制御電流バスが供給電圧と第１
の行ライン間および供給電圧と第１の列ライン間に各々
接続される予め充電されたＰトランジスタと、被制御電
流バスが接地レベルと第２の行ライン間および接地レベ
ルと第２の列ライン間に各々接続された評価Ｎトランジ
スタとを具備する各行とダミー行および各列内の予め充
電されたＰトランジスタと評価Ｎトランジスタと、 前記行のほとんど全ての行トランジスタを含み、領域の
半分がダミー行の第１の行ラインに接続され、残り半分
がダミー行の第２の行ラインに接続され、第１の行ライ
ンおよび第２の行ライン（各々ソース領域とドレイン領
域）に各々接続されている行トランジスタの領域と可能
な限り同一の面積と同一の端部長を有する各領域とを含
むアンド平面の行の領域の数の少なくとも２倍である基
体と反対にドープされたＣＭＯＳＰＬＡの基体内のキャ
パシタを形成する最大２ｎ個の領域と、アンド平面の外
側でダミー行の行ライン間に接続され、ゲートが供給電
圧に接続され、行トランジスタと同一の配置を有するＮ
トランジスタとを含む相補型絶縁体ゲート電界効果型ト
ランジスタ技術で構成された非重複の二相クロックプロ
グラム可能な論理アレイ。 ２、各々の行および列トランジスタがアンド平面のｍ行
とｎ列内およびオア平面のｍ行とｐ列内に第１の列ライ
ンと第２の列ライン間に配置されるアンド平面と、オア
平面と、前記２つの平面を互いに接続するアンド／オア
平面と、 内部クロックとして動作し２つの行ラインを有するアン
ドおよびアンド／オア平面内のダミー行と、 １つの入力が第１の行ラインに接続され、他方の入力が
リセットラインに接続されているダミー行内のノアゲー
トと、 反転された第１の二相クロックによってゲートが駆動さ
れる行およびダミー行内の予め充電されたＰトランジス
タおよびノアゲートの出力によってゲートが駆動される
列内の予め充電されたＰトランジスタであって、供給電
圧と行ライン間および前記供給電圧と第１の列ライン間
に各々接続される予め充電されたＰトランジスタと、接
地レベルと各行の対に共通の対ライン間および接地レベ
ルと第２の列ライン間に各々接続された被制御電流バス
を具備する評価Ｎトランジスタよりなる各行とダミー行
および各列内の予め充電されたＰトランジスタとダミー
行ごとのおよび各列内の評価Ｎトランジスタと、 前記行のほとんど全ての行トランジスタを含み、領域の
２／３がダミー行の行ラインに接続され、１／３がダミ
ー行の対ラインに接続され、対ラインまたは行ラインに
接続されている各行トランジスタの領域と可能な限り同
一の面積と同一の端部長を有する各領域とを含むアンド
平面の行の領域の数の少なくとも３倍である基体と反対
にドープされたＣＭＯＳＰＬＡの基体内のキャパシタを
形成する最大３ｎ個の領域と、 アンド平面の外側でダミー行の行ライン間に接続され、
ゲートが供給電圧に接続され、行トランジスタと同一の
配置とを有するＮトランジスタを含む相補型絶縁体ゲー
ト電界効果型トランジスタ技術で構成された非重複の二
相クロックプログラム可能な論理アレイ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP88110267.7 | 1988-06-28 | ||
| EP88110267A EP0348539A1 (de) | 1988-06-28 | 1988-06-28 | Programmierbares CMOS-Logik-Feld |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0252525A true JPH0252525A (ja) | 1990-02-22 |
Family
ID=8199082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1166489A Pending JPH0252525A (ja) | 1988-06-28 | 1989-06-28 | プログラム可能なｃｍｏｓ論理アレイ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4990801A (ja) |
| EP (1) | EP0348539A1 (ja) |
| JP (1) | JPH0252525A (ja) |
| CN (1) | CN1014853B (ja) |
Families Citing this family (12)
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-
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-
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- 1989-06-15 US US07/366,830 patent/US4990801A/en not_active Expired - Fee Related
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- 1989-06-28 JP JP1166489A patent/JPH0252525A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
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| CN1014853B (zh) | 1991-11-20 |
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