JPH0878643A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Abstract
(57)【要約】
【目的】 選択ゲート線充放電を含む動作所要時間を長
くすることなくチップ面積を小形化する。 【構成】 半導体基板上に、ゲート絶縁膜を介して、電
荷蓄積層と制御ゲート線が、互いの間に層間絶縁膜を介
して、積層された電気的書替え可能な不揮発性半導体メ
モリセルが配列されたセルアレイおよび選択ゲート素子
を有する不揮発性半導体記憶装置であって、前記メモリ
セルの電荷蓄積層と同じ配線層で構成され、前記選択ゲ
ート素子のゲート電極をなす選択ゲート線と、前記メモ
リセルの前記制御ゲート線と同じ配線層で構成され、絶
縁膜を隔てて前記選択ゲート線上に位置する選択ゲート
上部隣接線と、を備え、前記選択ゲート上部隣接線が他
の配線、電位ノードと接続されておらずフローティング
状態にある。
くすることなくチップ面積を小形化する。 【構成】 半導体基板上に、ゲート絶縁膜を介して、電
荷蓄積層と制御ゲート線が、互いの間に層間絶縁膜を介
して、積層された電気的書替え可能な不揮発性半導体メ
モリセルが配列されたセルアレイおよび選択ゲート素子
を有する不揮発性半導体記憶装置であって、前記メモリ
セルの電荷蓄積層と同じ配線層で構成され、前記選択ゲ
ート素子のゲート電極をなす選択ゲート線と、前記メモ
リセルの前記制御ゲート線と同じ配線層で構成され、絶
縁膜を隔てて前記選択ゲート線上に位置する選択ゲート
上部隣接線と、を備え、前記選択ゲート上部隣接線が他
の配線、電位ノードと接続されておらずフローティング
状態にある。
Description
【０００１】
【産業上の利用分野】本発明は、電気的に書替え可能な
不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係り、特に
ＮＡＮＤセル構成のメモリセルアレイを有するＥＥＰＲ
ＯＭに関する。
不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係り、特に
ＮＡＮＤセル構成のメモリセルアレイを有するＥＥＰＲ
ＯＭに関する。
【０００２】
【従来の技術】電気的に書替え可能な不揮発性メモリと
して、書込み／消去を行う複数のセルを直列接続してメ
モリセル配列を構成し、この各メモリセル列の一端とソ
ース線の間、およびメモリセル列の他端とビット線コン
タクトの間に選択ゲートを配置した、高集積化可能なＮ
ＡＮＤセル型ＥＥＰＲＯＭが知られている。従来のＮＡ
ＮＤセル型ＥＥＰＲＯＭにおけるメモリセルアレイの一
つのＮＡＮＤセル部分の平面図と等価回路図を図２２
（ａ），（ｂ）に、図２２（ａ）のＬ−Ｌ′，Ｍ−Ｍ′
およびＮ−Ｎ′断面図を図２３、図２４（ａ），（ｂ）
に、従来例に係るメモリセルアレイ中の複数のＮＡＮＤ
セル配列の平面図を図２５に、従来例に係る図２５中に
（Ｖ）、（VI）で示す選択ゲートコンタクト領域の平面
図と断面図を図２６（ａ），（ｂ）に示し、図２６
（ｂ）の要部斜視説明図を図２７に示す。これらの図を
用いて以下に従来技術の説明を行う。なお、特に、図２
２，図２３中において、１９は拡散層、１４1 〜１４8
は浮游ゲート、１４9 ，１４10は選択ゲート線、１６1
〜１６8 （ＣＧ1 〜ＣＧ8 ）は制御ゲート線、１６9 ，
１６10は選択ゲート上部隣接配線、１８（ＤＬ）はビッ
ト線、Ｓ1 ，Ｓ2 は選択トランジスタ、Ｍ1 〜Ｍ8 はメ
モリセルである。図２３において１１は半導体基板、１
３はゲート酸化膜、１５，１７は層間絶縁膜である。図
２４において、１２はフィールド酸化膜である。その
他、これらの各図において、同一の符号は同一の構成要
素を示す。特に、図２３からわかるように、選択ゲート
線１４9 ，１４10と浮游ゲート１４1 〜１４8 は同一の
工程で同一の材質で比較的高抵抗のものとして構成され
る。その理由は、例えば浮遊ゲートをｎ型ポリシリコン
で形成したとすると、ｎ型ドーパントである例えばリン
濃度が濃いとゲート酸化膜１３の信頼性をおとすといわ
れているためである。また、隣接配線１６9 ，１６10と
制御ゲート線１６1 〜１６8 は、同一の工程で同一の材
質で、上記選択ゲート線１４9 ，１４10や浮游ゲート１
４1 〜１４8 よりも低抵抗のものとして構成される。
して、書込み／消去を行う複数のセルを直列接続してメ
モリセル配列を構成し、この各メモリセル列の一端とソ
ース線の間、およびメモリセル列の他端とビット線コン
タクトの間に選択ゲートを配置した、高集積化可能なＮ
ＡＮＤセル型ＥＥＰＲＯＭが知られている。従来のＮＡ
ＮＤセル型ＥＥＰＲＯＭにおけるメモリセルアレイの一
つのＮＡＮＤセル部分の平面図と等価回路図を図２２
（ａ），（ｂ）に、図２２（ａ）のＬ−Ｌ′，Ｍ−Ｍ′
およびＮ−Ｎ′断面図を図２３、図２４（ａ），（ｂ）
に、従来例に係るメモリセルアレイ中の複数のＮＡＮＤ
セル配列の平面図を図２５に、従来例に係る図２５中に
（Ｖ）、（VI）で示す選択ゲートコンタクト領域の平面
図と断面図を図２６（ａ），（ｂ）に示し、図２６
（ｂ）の要部斜視説明図を図２７に示す。これらの図を
用いて以下に従来技術の説明を行う。なお、特に、図２
２，図２３中において、１９は拡散層、１４1 〜１４8
は浮游ゲート、１４9 ，１４10は選択ゲート線、１６1
〜１６8 （ＣＧ1 〜ＣＧ8 ）は制御ゲート線、１６9 ，
１６10は選択ゲート上部隣接配線、１８（ＤＬ）はビッ
ト線、Ｓ1 ，Ｓ2 は選択トランジスタ、Ｍ1 〜Ｍ8 はメ
モリセルである。図２３において１１は半導体基板、１
３はゲート酸化膜、１５，１７は層間絶縁膜である。図
２４において、１２はフィールド酸化膜である。その
他、これらの各図において、同一の符号は同一の構成要
素を示す。特に、図２３からわかるように、選択ゲート
線１４9 ，１４10と浮游ゲート１４1 〜１４8 は同一の
工程で同一の材質で比較的高抵抗のものとして構成され
る。その理由は、例えば浮遊ゲートをｎ型ポリシリコン
で形成したとすると、ｎ型ドーパントである例えばリン
濃度が濃いとゲート酸化膜１３の信頼性をおとすといわ
れているためである。また、隣接配線１６9 ，１６10と
制御ゲート線１６1 〜１６8 は、同一の工程で同一の材
質で、上記選択ゲート線１４9 ，１４10や浮游ゲート１
４1 〜１４8 よりも低抵抗のものとして構成される。
【０００３】上述のように、通常、選択ゲート線１
４9 ，１４10（図２３）の材料としては高抵抗な配線材
料が用いられる。このため、選択ゲート線１４9 ，１４
10の抵抗は高くなって、選択ゲート線１４9 ，１４10へ
の充放電所要時間が長くなる。図２２（ｂ）中の素子
（選択ゲート）Ｓ1 ，Ｓ2 を駆動させるゲート電極はノ
ード（選択ゲート線）１４9 ，１４10（図２３）であ
る。このため、選択ゲート線１４9 ，１４10への充放電
所要時間が長い場合には、選択ゲート線の充放電を含む
動作の動作所要時間が長くなるという問題が生じる。こ
の動作所要時間を短縮させるため、従来は、メモリセル
アレイ中では、選択ゲート線の実効的な抵抗を低下させ
る方法を用いている。この方法を実現するため、図２５
の選択ゲートコンタクト領域（Ｖ），（VI）が用いられ
る。
４9 ，１４10（図２３）の材料としては高抵抗な配線材
料が用いられる。このため、選択ゲート線１４9 ，１４
10の抵抗は高くなって、選択ゲート線１４9 ，１４10へ
の充放電所要時間が長くなる。図２２（ｂ）中の素子
（選択ゲート）Ｓ1 ，Ｓ2 を駆動させるゲート電極はノ
ード（選択ゲート線）１４9 ，１４10（図２３）であ
る。このため、選択ゲート線１４9 ，１４10への充放電
所要時間が長い場合には、選択ゲート線の充放電を含む
動作の動作所要時間が長くなるという問題が生じる。こ
の動作所要時間を短縮させるため、従来は、メモリセル
アレイ中では、選択ゲート線の実効的な抵抗を低下させ
る方法を用いている。この方法を実現するため、図２５
の選択ゲートコンタクト領域（Ｖ），（VI）が用いられ
る。
【０００４】図２６に示す方法は、図２５の選択ゲート
コンタクト領域（Ｖ），（VI）において、ノード１
４9 ，１４10をビット線１８と同一の材質の配線層１８
ａ，１８ｂによって、それぞれ選択ゲート上部隣接配線
１６9 ，１６10に接続させている。図２６（ａ）の０−
０′断面が（ｂ）に、要部斜視図が図２７に示される。
図２６，図２７の方法を用いれば、選択ゲート線１
４9 ，１４10の配線材よりも低抵抗の配線材により形成
した選択ゲート上部隣接配線１６9 ，１６10を、メモリ
セル中で、選択ゲート線１４9 ，１４10と接続すること
ができ、選択ゲート線の実効的な抵抗を低下させること
ができる。図２５中の選択ゲートコンタクト領域
（Ｖ），（VI）は、メモリセルアレイ中では、ビット線
数十本〜数百本おきに設けられる。このため、通常数箇
所〜数十箇所が設けられることになる。この場合には、
選択ゲート線１４9 ，１４10の充放電所要時間は、高抵
抗にある配線部分の放充電所要時間、つまり選択ゲート
線１４9 ，１４10と選択ゲート上部隣接配線１６9 ，１
６10とのコンタクトに挾まれた選択ゲート線部分の充放
電時間が支配的となる。上述したように、選択ゲート線
は選択ゲート上部隣接配線とのコンタクト領域により数
分割〜数十分割されることになる。このため、図２５中
の選択ゲートコンタクト領域（Ｖ），（VI）をメモリセ
ル中に配設しない場合に比べて、充放電所要時間が数分
の１〜数十分の１となる。
コンタクト領域（Ｖ），（VI）において、ノード１
４9 ，１４10をビット線１８と同一の材質の配線層１８
ａ，１８ｂによって、それぞれ選択ゲート上部隣接配線
１６9 ，１６10に接続させている。図２６（ａ）の０−
０′断面が（ｂ）に、要部斜視図が図２７に示される。
図２６，図２７の方法を用いれば、選択ゲート線１
４9 ，１４10の配線材よりも低抵抗の配線材により形成
した選択ゲート上部隣接配線１６9 ，１６10を、メモリ
セル中で、選択ゲート線１４9 ，１４10と接続すること
ができ、選択ゲート線の実効的な抵抗を低下させること
ができる。図２５中の選択ゲートコンタクト領域
（Ｖ），（VI）は、メモリセルアレイ中では、ビット線
数十本〜数百本おきに設けられる。このため、通常数箇
所〜数十箇所が設けられることになる。この場合には、
選択ゲート線１４9 ，１４10の充放電所要時間は、高抵
抗にある配線部分の放充電所要時間、つまり選択ゲート
線１４9 ，１４10と選択ゲート上部隣接配線１６9 ，１
６10とのコンタクトに挾まれた選択ゲート線部分の充放
電時間が支配的となる。上述したように、選択ゲート線
は選択ゲート上部隣接配線とのコンタクト領域により数
分割〜数十分割されることになる。このため、図２５中
の選択ゲートコンタクト領域（Ｖ），（VI）をメモリセ
ル中に配設しない場合に比べて、充放電所要時間が数分
の１〜数十分の１となる。
【０００５】このように従来は、上記した選択ゲート線
への充放電時間の短縮を実現するため、つまり選択ゲー
ト線１４9 ，１４10の実効的な抵抗を低下させるため
に、図２５中の選択ゲートコンタクト領域（Ｖ），（V
I）において、選択ゲート上部隣接配線１６9 ，１６10
に対して選択ゲート線１４9 ，１４10をバイパス的に接
続させていた。通常、これらの線１６9 ，１６10の配線
材抵抗は選択ゲート線１４9 ，１４10の配線材抵抗に比
べて低くなっている。このため、選択ゲート上部隣接線
１６9 ，１６10と選択ゲート線１４9 ，１４10を接続す
ることにより、選択ゲート線１４9 ，１４10の実効的な
抵抗を低下させることができる。
への充放電時間の短縮を実現するため、つまり選択ゲー
ト線１４9 ，１４10の実効的な抵抗を低下させるため
に、図２５中の選択ゲートコンタクト領域（Ｖ），（V
I）において、選択ゲート上部隣接配線１６9 ，１６10
に対して選択ゲート線１４9 ，１４10をバイパス的に接
続させていた。通常、これらの線１６9 ，１６10の配線
材抵抗は選択ゲート線１４9 ，１４10の配線材抵抗に比
べて低くなっている。このため、選択ゲート上部隣接線
１６9 ，１６10と選択ゲート線１４9 ，１４10を接続す
ることにより、選択ゲート線１４9 ，１４10の実効的な
抵抗を低下させることができる。
【０００６】しかしながら、従来方式では、選択ゲート
コンタクト領域（Ｖ），（VI）における配線へのコンタ
クト数が、特に図２７からわかるように、選択ゲート線
１本あたり３個と多いため、選択ゲートコクタクト領域
の幅を広くとらねばならない。この選択ゲートコンタク
ト領域はメモリセルアレイ中に数十箇所程度存在するた
め、この領域の１個あたりの幅が広くなるとメモリセル
アレイ中の選択ゲートコンタクト領域面積が大幅に大き
くなり、チップ面積の大幅な増大を招く、という問題が
あった。また、チップ面積の増大を防ぐために、メモリ
セルアレイ中の選択ゲートコンタクト領域数を減らす
と、選択ゲート線への充放電所要時間が長くなり、選択
ゲート線充放電を含む動作の動作所要時間が長くなると
いう問題があった。
コンタクト領域（Ｖ），（VI）における配線へのコンタ
クト数が、特に図２７からわかるように、選択ゲート線
１本あたり３個と多いため、選択ゲートコクタクト領域
の幅を広くとらねばならない。この選択ゲートコンタク
ト領域はメモリセルアレイ中に数十箇所程度存在するた
め、この領域の１個あたりの幅が広くなるとメモリセル
アレイ中の選択ゲートコンタクト領域面積が大幅に大き
くなり、チップ面積の大幅な増大を招く、という問題が
あった。また、チップ面積の増大を防ぐために、メモリ
セルアレイ中の選択ゲートコンタクト領域数を減らす
と、選択ゲート線への充放電所要時間が長くなり、選択
ゲート線充放電を含む動作の動作所要時間が長くなると
いう問題があった。
【０００７】図２８は、隣り合った２つの選択ゲート線
（例えば、図２５のＳＧ1 ，ＳＧ2）が一体となってお
り、１つのビット線１８で同時にバイパスさせるように
した例を示し、その断面も図２６（ｂ）と同様に示され
る。この例においても、上述したところと同様である。
（例えば、図２５のＳＧ1 ，ＳＧ2）が一体となってお
り、１つのビット線１８で同時にバイパスさせるように
した例を示し、その断面も図２６（ｂ）と同様に示され
る。この例においても、上述したところと同様である。
【０００８】また、ビット線配線１８は選択ゲート線１
４，１６の上層の配線層で構成される。ビット線コンタ
クト部のコンタクト開孔において、加工マージンをあげ
るためコンタクト開孔にテーパを付ける手段がよく用い
られる。これを図２９（ａ）〜（ｃ）に示す。即ち、そ
の方法は、図２９（ａ）に示すように、コンタクト孔を
非等方性エッチング（ＲＩＥ）でエッチングした後、レ
ジストＲ10を残したまま等方性エッチングする。これに
より、コンタクト孔の上部穴Ｃ10が形成される。この穴
Ｃ10により、１８の配線層がコンタクト部で切断するの
が防げる。ただし、等方性エッチング量が多いと配線１
６とビット線１８がショートする可能性がでてくる。こ
の後、同図（ｂ）からわかるように、等方性エッチング
でコンタクト孔の下部孔Ｃ11を形成する。この後、レジ
ストＲ10を除去し、ここにビット線を埋め込む。
４，１６の上層の配線層で構成される。ビット線コンタ
クト部のコンタクト開孔において、加工マージンをあげ
るためコンタクト開孔にテーパを付ける手段がよく用い
られる。これを図２９（ａ）〜（ｃ）に示す。即ち、そ
の方法は、図２９（ａ）に示すように、コンタクト孔を
非等方性エッチング（ＲＩＥ）でエッチングした後、レ
ジストＲ10を残したまま等方性エッチングする。これに
より、コンタクト孔の上部穴Ｃ10が形成される。この穴
Ｃ10により、１８の配線層がコンタクト部で切断するの
が防げる。ただし、等方性エッチング量が多いと配線１
６とビット線１８がショートする可能性がでてくる。こ
の後、同図（ｂ）からわかるように、等方性エッチング
でコンタクト孔の下部孔Ｃ11を形成する。この後、レジ
ストＲ10を除去し、ここにビット線を埋め込む。
【０００９】
【発明が解決しようとする課題】以上のように従来のＮ
ＡＮＤセル型ＥＥＰＲＯＭでは、選択ゲートコンタクト
領域の幅を広くとらねばならない。この選択ゲートコン
タクト領域はメモリセルアレイ中に数十箇所程度存在す
るため、チップ面積の大幅な増大を招く、という問題が
あった。また、チップ面積の増大を防ぐために、メモリ
セルアレイ中の選択ゲートコンタクト領域数を減らす
と、選択ゲート線への充放電所要時間が長くなり、選択
ゲート線充放電を含む動作の動作所要時間が長くなると
いう問題があった。
ＡＮＤセル型ＥＥＰＲＯＭでは、選択ゲートコンタクト
領域の幅を広くとらねばならない。この選択ゲートコン
タクト領域はメモリセルアレイ中に数十箇所程度存在す
るため、チップ面積の大幅な増大を招く、という問題が
あった。また、チップ面積の増大を防ぐために、メモリ
セルアレイ中の選択ゲートコンタクト領域数を減らす
と、選択ゲート線への充放電所要時間が長くなり、選択
ゲート線充放電を含む動作の動作所要時間が長くなると
いう問題があった。
【００１０】本発明は、選択ゲート線充放電を含む動作
の動作所要時間を長くすることなく、従来よりチップ面
積を大幅に縮小することを可能としたＮＡＮＤセル型Ｅ
ＥＰＲＯＭを提供することを目的とする。
の動作所要時間を長くすることなく、従来よりチップ面
積を大幅に縮小することを可能としたＮＡＮＤセル型Ｅ
ＥＰＲＯＭを提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明の第１の不揮発性
半導体記憶装置は、半導体基板上に、ゲート絶縁膜を介
して、電荷蓄積層と制御ゲート線が、互いの間に層間絶
縁膜を介して、積層された電気的書替え可能な不揮発性
半導体メモリセルが配列されたセルアレイおよび選択ゲ
ート素子を有する不揮発性半導体記憶装置であって、前
記メモリセルの電荷蓄積層と同じ配線層で構成され、前
記選択ゲート素子のゲート電極をなす選択ゲート線と、
前記メモリセルの前記制御ゲート線と同じ配線層で構成
され、絶縁膜を隔てて前記選択ゲート線上に位置する選
択ゲート上部隣接線と、を備え、前記選択ゲート上部隣
接線が他の配線、電位ノードと接続されておらずフロー
ティング状態にあるものとして構成される。
半導体記憶装置は、半導体基板上に、ゲート絶縁膜を介
して、電荷蓄積層と制御ゲート線が、互いの間に層間絶
縁膜を介して、積層された電気的書替え可能な不揮発性
半導体メモリセルが配列されたセルアレイおよび選択ゲ
ート素子を有する不揮発性半導体記憶装置であって、前
記メモリセルの電荷蓄積層と同じ配線層で構成され、前
記選択ゲート素子のゲート電極をなす選択ゲート線と、
前記メモリセルの前記制御ゲート線と同じ配線層で構成
され、絶縁膜を隔てて前記選択ゲート線上に位置する選
択ゲート上部隣接線と、を備え、前記選択ゲート上部隣
接線が他の配線、電位ノードと接続されておらずフロー
ティング状態にあるものとして構成される。
【００１２】本発明の第２の不揮発性半導体記憶装置
は、第１の不揮発性半導体記憶装置において、前記メモ
リセルの複数が直列に接続されてメモリセル束を構成し
ており、このメモリセル束の一端に前記選択ゲート素子
がメモリセル束に対して直列に接続されているものとし
て構成される。
は、第１の不揮発性半導体記憶装置において、前記メモ
リセルの複数が直列に接続されてメモリセル束を構成し
ており、このメモリセル束の一端に前記選択ゲート素子
がメモリセル束に対して直列に接続されているものとし
て構成される。
【００１３】本発明の第３の不揮発性半導体記憶装置
は、第２の不揮発性半導体記憶装置において、前記メモ
リセル束の複数及び前記各メモリセル束に接続された前
記選択ゲート素子の複数がそれぞれ横方向に並んでお
り、これらの各選択ゲート素子における選択ゲート線が
順次つながって共通選択ゲート線となると共に、前記選
択ゲート上部隣接線がつながって共通選択ゲート上部隣
接線となっているものとして構成される。
は、第２の不揮発性半導体記憶装置において、前記メモ
リセル束の複数及び前記各メモリセル束に接続された前
記選択ゲート素子の複数がそれぞれ横方向に並んでお
り、これらの各選択ゲート素子における選択ゲート線が
順次つながって共通選択ゲート線となると共に、前記選
択ゲート上部隣接線がつながって共通選択ゲート上部隣
接線となっているものとして構成される。
【００１４】本発明の第４の不揮発性半導体記憶装置
は、第３の不揮発性半導体記憶装置において、前記共通
選択ゲート線よりも低抵抗な副選択ゲート線をさらに備
え、この副選択ゲート線と前記共通選択ゲート線とが互
いに任意箇所で接続されて、前記共通選択ゲート線が前
記副選択ゲート線でバイパスしてこの共通選択ゲート線
のみかけの抵抗が低くなるようにしたものとして構成さ
れる。
は、第３の不揮発性半導体記憶装置において、前記共通
選択ゲート線よりも低抵抗な副選択ゲート線をさらに備
え、この副選択ゲート線と前記共通選択ゲート線とが互
いに任意箇所で接続されて、前記共通選択ゲート線が前
記副選択ゲート線でバイパスしてこの共通選択ゲート線
のみかけの抵抗が低くなるようにしたものとして構成さ
れる。
【００１５】本発明の第５の不揮発性半導体記憶装置
は、第４の不揮発性半導体記憶装置において、前記共通
選択ゲート線に対して前記副選択ゲート線が対向してお
り、これらの間に前記共通選択ゲート上部隣接線が位置
しており、この上部隣接線は所定長さ毎の分断隣接線に
分断されており、その分断箇所において前記共通選択ゲ
ート線と前記副選択ゲート線とが接続して、前記共通選
択ゲート線と前記副選択ゲート線とが前記各分断隣接線
を囲繞しているものとして構成される。
は、第４の不揮発性半導体記憶装置において、前記共通
選択ゲート線に対して前記副選択ゲート線が対向してお
り、これらの間に前記共通選択ゲート上部隣接線が位置
しており、この上部隣接線は所定長さ毎の分断隣接線に
分断されており、その分断箇所において前記共通選択ゲ
ート線と前記副選択ゲート線とが接続して、前記共通選
択ゲート線と前記副選択ゲート線とが前記各分断隣接線
を囲繞しているものとして構成される。
【００１６】本発明の第６の不揮発性半導体記憶装置
は、第５の不揮発性半導体記憶装置において、前記副選
択ゲート線と前記各分断隣接線とが互いに接続されてい
るものとして構成される。
は、第５の不揮発性半導体記憶装置において、前記副選
択ゲート線と前記各分断隣接線とが互いに接続されてい
るものとして構成される。
【００１７】本発明の第７の不揮発性半導体記憶装置
は、第６の不揮発性半導体記憶装置において、前記副選
択ゲート線は所定長さ毎の分断副選択ゲート線に分断さ
れているものとして構成される。
は、第６の不揮発性半導体記憶装置において、前記副選
択ゲート線は所定長さ毎の分断副選択ゲート線に分断さ
れているものとして構成される。
【００１８】
【作用】本発明においては、選択ゲート線への電荷転送
経路として選択ゲート上部隣接配線を用いないため、メ
モリセルアレイ内での選択ゲート上部隣接配線と他配線
とのコンタクト数を減少させることができ、選択ゲート
コンタクト領域の１個あたりの幅を従来より狭くでき
る。この様にして本発明によれば、従来より選択ゲート
コンタクト領域数を減らすことなく、つまり選択ゲート
線への充放電所要時間が長くなることによる選択ゲート
線充放電を含む動作の動作所要時間の長時間化を招くこ
となく、メモリセルアレイ内の選択ゲートコンタクト領
域総面積が大幅に減少し、チップ面積の縮小を実現され
る。
経路として選択ゲート上部隣接配線を用いないため、メ
モリセルアレイ内での選択ゲート上部隣接配線と他配線
とのコンタクト数を減少させることができ、選択ゲート
コンタクト領域の１個あたりの幅を従来より狭くでき
る。この様にして本発明によれば、従来より選択ゲート
コンタクト領域数を減らすことなく、つまり選択ゲート
線への充放電所要時間が長くなることによる選択ゲート
線充放電を含む動作の動作所要時間の長時間化を招くこ
となく、メモリセルアレイ内の選択ゲートコンタクト領
域総面積が大幅に減少し、チップ面積の縮小を実現され
る。
【００１９】また、選択ゲート線と上部隣接配線とを接
続しないようにしたので、ビット線と上部隣接配線とが
ショートしても、ビット線と選択ゲート線とがショート
する事はなくなる。
続しないようにしたので、ビット線と上部隣接配線とが
ショートしても、ビット線と選択ゲート線とがショート
する事はなくなる。
【００２０】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
する。
【００２１】図１は、本発明の一実施例のＮＡＮＤセル
型ＥＥＰＲＯＭのシステム構成を示すブロック図であ
る。メモリセルアレイ１に対して、データ書込み、読出
し、再書込み、書込みベリファイ読出し及び消去ベリフ
ァイ読出しを行うために、ビット線制御回路２が設けら
れている。このビット線制御回路２は、データ入出力バ
ッファ６につながっており、図のアドレスバッファ４か
らのアドレス信号を受けるカラムデコーダ３の出力を入
力として受ける。また、メモリセルアレイ１に、制御ゲ
ートと選択ゲートを制御するためのロウデコーダ５とが
設けられている。さらに、メモリセルアレイ１が形成さ
れるｐ基板（又はｐ型ウエル）の電位を制御するための
基板電位制御回路７が設けられている。
型ＥＥＰＲＯＭのシステム構成を示すブロック図であ
る。メモリセルアレイ１に対して、データ書込み、読出
し、再書込み、書込みベリファイ読出し及び消去ベリフ
ァイ読出しを行うために、ビット線制御回路２が設けら
れている。このビット線制御回路２は、データ入出力バ
ッファ６につながっており、図のアドレスバッファ４か
らのアドレス信号を受けるカラムデコーダ３の出力を入
力として受ける。また、メモリセルアレイ１に、制御ゲ
ートと選択ゲートを制御するためのロウデコーダ５とが
設けられている。さらに、メモリセルアレイ１が形成さ
れるｐ基板（又はｐ型ウエル）の電位を制御するための
基板電位制御回路７が設けられている。
【００２２】図２（ａ），（ｂ）は、メモリセルアレイ
１中の一つのＮＡＮＤセルの平面図と等価回路図であ
る。図３，図４（ａ），（ｂ）はそれぞれ図２（ａ）の
Ａ−Ａ′，Ｂ−Ｂ′およびＣ−Ｃ′断面図である。図５
は図３の分離状態の部分斜視説明図である。特に図２〜
図４からわかるように、ｐ型シリコン基板（又はｐ型ウ
エル）１１における素子分離酸化膜１２で囲まれた部分
にメモリセルＭi が構成され、８個のメモリセルＭi に
よって１つのＮＡＮＤセルが構成され、複数のＮＡＮＤ
セルＮc 、によってメモリセルアレイ１が形成されてい
る。
１中の一つのＮＡＮＤセルの平面図と等価回路図であ
る。図３，図４（ａ），（ｂ）はそれぞれ図２（ａ）の
Ａ−Ａ′，Ｂ−Ｂ′およびＣ−Ｃ′断面図である。図５
は図３の分離状態の部分斜視説明図である。特に図２〜
図４からわかるように、ｐ型シリコン基板（又はｐ型ウ
エル）１１における素子分離酸化膜１２で囲まれた部分
にメモリセルＭi が構成され、８個のメモリセルＭi に
よって１つのＮＡＮＤセルが構成され、複数のＮＡＮＤ
セルＮc 、によってメモリセルアレイ１が形成されてい
る。
【００２３】特に、図３からわかるように、メモリセル
Ｍi は、それぞれ、基板１１にゲート絶縁膜１３を介し
て浮遊ゲート１４i （１４1 ，１４2 ，…，１４8 ）を
形成し、この上に層間絶縁膜１５を介して制御ゲート線
１６i （１６1 ，１６2 ，…，１６8 ）を形成すること
により構成されている。これらのメモリセルＭi のソー
ス・ドレインであるｎ型拡散層１９は、隣接するもの同
志共用するものとして形成されたもので、これによりメ
モリセルが直列接続される。
Ｍi は、それぞれ、基板１１にゲート絶縁膜１３を介し
て浮遊ゲート１４i （１４1 ，１４2 ，…，１４8 ）を
形成し、この上に層間絶縁膜１５を介して制御ゲート線
１６i （１６1 ，１６2 ，…，１６8 ）を形成すること
により構成されている。これらのメモリセルＭi のソー
ス・ドレインであるｎ型拡散層１９は、隣接するもの同
志共用するものとして形成されたもので、これによりメ
モリセルが直列接続される。
【００２４】特に、図３からわかるように、ＮＡＮＤセ
ルＮc の両端には、メモリセルＭiの浮遊ゲート１
４i 、制御ゲート線１６i と同時に形成された選択ゲー
ト線１４9 及び１４10、選択ゲート上部隣接配線１６9
および１６10がそれぞれ設けられている。１４1 〜１４
10，１６1 〜１６10で示される各ノードは、セルファラ
イン技術を用いて加工される。
ルＮc の両端には、メモリセルＭiの浮遊ゲート１
４i 、制御ゲート線１６i と同時に形成された選択ゲー
ト線１４9 及び１４10、選択ゲート上部隣接配線１６9
および１６10がそれぞれ設けられている。１４1 〜１４
10，１６1 〜１６10で示される各ノードは、セルファラ
イン技術を用いて加工される。
【００２５】図３において、素子形成後の基板はＣＶＤ
酸化膜１７により覆われ、この上にビット線１８が配設
されている。ビット線１８は、ＮＡＮＤセルの一端とし
てのドレイン側拡散層１９0 にコンタクトされている。
図２において、列方向に並ぶ制御ゲート線１６i は、行
方向に走る制御ゲート線ＣＧ1 ，ＣＧ2 ，…，ＣＧ8と
して配設されている。これら制御ゲート線ＣＧi はいわ
ゆるワード線である。選択ゲート線１４9 及び１４10も
それぞれ行方向に走る連続的な選択ゲート線ＳＧ1 ，Ｓ
Ｇ2 として配設されている。また、選択ゲート上部隣接
配線１６9 ，１６10も、選択ゲート線１４9 及び１４10
と同様に、それぞれ行方向に走る連続的なものとして配
設されている。
酸化膜１７により覆われ、この上にビット線１８が配設
されている。ビット線１８は、ＮＡＮＤセルの一端とし
てのドレイン側拡散層１９0 にコンタクトされている。
図２において、列方向に並ぶ制御ゲート線１６i は、行
方向に走る制御ゲート線ＣＧ1 ，ＣＧ2 ，…，ＣＧ8と
して配設されている。これら制御ゲート線ＣＧi はいわ
ゆるワード線である。選択ゲート線１４9 及び１４10も
それぞれ行方向に走る連続的な選択ゲート線ＳＧ1 ，Ｓ
Ｇ2 として配設されている。また、選択ゲート上部隣接
配線１６9 ，１６10も、選択ゲート線１４9 及び１４10
と同様に、それぞれ行方向に走る連続的なものとして配
設されている。
【００２６】上記選択ゲート上部隣接配線１６9 ，１６
10は、制御ゲート線１６1 ，１６8の加工の信頼性を高
めるために不可欠な配線である。選択ゲート上部隣接配
線１６9 ，１６10がない場合には、制御ゲート線１
６1 ，１６8 のそれぞれ外側にはこれらの制御ゲート線
と同様の配線材の層が存在しないことになる。この場合
には、制御ゲート線１６1 〜１６8 の加工の際の周期性
が線１６1 ，１６8 の部分で崩れ、その配線材が線１６
1 〜１６8 の間しか周期的に並んでいないこととなり、
線１６1 ，１６8 の加工形状の信頼性が悪くなる可能性
が高くなる。而して、１６1 ，１６8 はそれぞれメモリ
セルＭ１，Ｍ８の、いわゆる制御ゲート電極であり、上
記のように加工形状が安定しないと、メモリセル特性が
変化し、不良を招くことになる。このため、加工形状の
安定は絶対的に必要な条件である。このような加工形状
の安定を実現するために、選択ゲート上部隣接配線１６
9 ，１６10が設けられている。つまり、隣接配線１
６9 ，１６10を設けることにより、配線材加工の際の周
期性を１６9 〜１６10の全範囲で保つことができ、これ
によって、制御ゲート線１６1 〜１６8 の加工の安定を
実現できる。従って、選択ゲート上部隣接配線１６9 ，
１６10は制御ゲート線の加工安定実現に不可欠な配線で
ある。
10は、制御ゲート線１６1 ，１６8の加工の信頼性を高
めるために不可欠な配線である。選択ゲート上部隣接配
線１６9 ，１６10がない場合には、制御ゲート線１
６1 ，１６8 のそれぞれ外側にはこれらの制御ゲート線
と同様の配線材の層が存在しないことになる。この場合
には、制御ゲート線１６1 〜１６8 の加工の際の周期性
が線１６1 ，１６8 の部分で崩れ、その配線材が線１６
1 〜１６8 の間しか周期的に並んでいないこととなり、
線１６1 ，１６8 の加工形状の信頼性が悪くなる可能性
が高くなる。而して、１６1 ，１６8 はそれぞれメモリ
セルＭ１，Ｍ８の、いわゆる制御ゲート電極であり、上
記のように加工形状が安定しないと、メモリセル特性が
変化し、不良を招くことになる。このため、加工形状の
安定は絶対的に必要な条件である。このような加工形状
の安定を実現するために、選択ゲート上部隣接配線１６
9 ，１６10が設けられている。つまり、隣接配線１
６9 ，１６10を設けることにより、配線材加工の際の周
期性を１６9 〜１６10の全範囲で保つことができ、これ
によって、制御ゲート線１６1 〜１６8 の加工の安定を
実現できる。従って、選択ゲート上部隣接配線１６9 ，
１６10は制御ゲート線の加工安定実現に不可欠な配線で
ある。
【００２７】また、図２において、ビット線１８上にＣ
ＶＤ酸化膜１９が形成され、この上に、選択ゲート線１
４9 ，１４10のそれぞれと同電位にある副選択ゲート線
２０1 ，２０2 が配設されている。この副選択ゲート線
２０1 ，２０2 を形成する配線材は、選択ゲート線１４
9 ，１４10を形成する配線材よりも低抵抗の材料が用い
られる。
ＶＤ酸化膜１９が形成され、この上に、選択ゲート線１
４9 ，１４10のそれぞれと同電位にある副選択ゲート線
２０1 ，２０2 が配設されている。この副選択ゲート線
２０1 ，２０2 を形成する配線材は、選択ゲート線１４
9 ，１４10を形成する配線材よりも低抵抗の材料が用い
られる。
【００２８】なお、選択ゲート線１４9 ，１４10と基板
１１との間のゲート絶縁膜１３0 を、図３に示すよう
に、メモリセル部のゲート絶縁膜１３よりも厚くして、
その信頼性を高めるようにしてもよい。
１１との間のゲート絶縁膜１３0 を、図３に示すよう
に、メモリセル部のゲート絶縁膜１３よりも厚くして、
その信頼性を高めるようにしてもよい。
【００２９】図６は、このようなＮＡＮＤセルがマトリ
ックス配列されたメモリセルアレイの等価回路を示して
いる。
ックス配列されたメモリセルアレイの等価回路を示して
いる。
【００３０】図７に、メモリセルアレイ中の複数のＮＡ
ＮＤセルを配列したものの平面図を示す。選択ゲート線
１４9 ，１４10の材料として用いられる配線材には通常
高抵抗な材料が用いられている。このため、選択ゲート
線１４9 ，１４10への充放電所要時間が長くなる。図２
（ｂ）中の素子Ｓ１，Ｓ２を駆動させるゲート電極はノ
ード（選択ゲート）１４9 や１４10なので、選択ゲート
線１４9 ，１４10への充放電所要時間が長い場合には、
選択ゲートの充放電動作を含む全動作所要時間が長くな
るという問題につながる。この動作所要時間を短縮させ
るため、メモリセルアレイ中では、選択ゲート線の実効
的な抵抗を低下させる方法を用いている。この方法を実
現するために図６の（Ｉ），（II）の領域（以下、選択
ゲートコンタクト領域、と称す。）を用いている。
ＮＤセルを配列したものの平面図を示す。選択ゲート線
１４9 ，１４10の材料として用いられる配線材には通常
高抵抗な材料が用いられている。このため、選択ゲート
線１４9 ，１４10への充放電所要時間が長くなる。図２
（ｂ）中の素子Ｓ１，Ｓ２を駆動させるゲート電極はノ
ード（選択ゲート）１４9 や１４10なので、選択ゲート
線１４9 ，１４10への充放電所要時間が長い場合には、
選択ゲートの充放電動作を含む全動作所要時間が長くな
るという問題につながる。この動作所要時間を短縮させ
るため、メモリセルアレイ中では、選択ゲート線の実効
的な抵抗を低下させる方法を用いている。この方法を実
現するために図６の（Ｉ），（II）の領域（以下、選択
ゲートコンタクト領域、と称す。）を用いている。
【００３１】図７の選択ゲートコンタクト領域（Ｉ），
（II）の一具体例を図８（ａ）に示す。図８（ａ）で
は、図７の選択ゲートコンタクト領域（Ｉ），（II）に
おいて、ノード１４9 ，１４10をそれぞれ副選択ゲート
線２０1 ，２０2 に接続させている。図８（ａ）中のＥ
−Ｅ′およびＦ−Ｆ′断面図をそれぞれ図８（ｂ），
（ｃ）に示す。図８（ｃ）の斜視図は図９に示される。
図８（ａ）の方法を用いることにより、選択ゲート線１
４9 や１４10の配線材より低抵抗の配線材を用いた副選
択ゲート線２０1 ，２０2 を、メモリセル中で選択ゲー
ト線１４9 や１４10に対してバイパス状態に接続するこ
とができ、選択ゲート線１４9 ，１４10の実効的な抵抗
を低下させることができる。図７中の選択ゲートコンタ
クト領域（Ｉ），（II）を、メモリセルアレイ中で、ビ
ット線の数十本〜数百本おきに設ければ、通常数十箇所
程度設けられることになる。この場合には、選択ゲート
線１４9 ，１４10の充放電の所要時間は、高抵抗にある
配線部分での充放電所要時間、つまり選択ゲート線１４
9 ，１４10と副選択ゲート線とのコンタクトに挟まれた
選択ゲート線部分の充放電時間が支配的となる。上述し
たように、選択ゲート線は副選択ゲート線とのコンタク
トにより数分割〜数十分割されることになる。このた
め、図７中の選択ゲートコンタクト領域（Ｉ），（II）
をメモリセル中に配設しない場合に比べて、充放電所要
時間を数分の１〜数十分の１とすることができる。ま
た、図７中の選択ゲートコンタクト領域（Ｉ），（II）
部分では、選択ゲート上部隣接線１６9 や１６10は他の
どの配線とも接続されていない。このため、選択ゲート
上部隣接線１６9 や１６10は、メモリセル中では、常に
フローティング状態にあることになる（図１６（ｂ）参
照）。この選択ゲート上部隣接線１６9 や１６10は、図
２，図３の説明で述べたように、制御ゲート線の加工安
定化の実現のために必要不可欠な配線であり、特に図９
からわかるようにフローティング状態にあるとしても省
略することはできない。この様に、メモリセルアレイ内
の選択ゲート上部隣接配線１６9 ，１６10がフローティ
ング状態にあることが図８，図９に示した実施例の特徴
である。
（II）の一具体例を図８（ａ）に示す。図８（ａ）で
は、図７の選択ゲートコンタクト領域（Ｉ），（II）に
おいて、ノード１４9 ，１４10をそれぞれ副選択ゲート
線２０1 ，２０2 に接続させている。図８（ａ）中のＥ
−Ｅ′およびＦ−Ｆ′断面図をそれぞれ図８（ｂ），
（ｃ）に示す。図８（ｃ）の斜視図は図９に示される。
図８（ａ）の方法を用いることにより、選択ゲート線１
４9 や１４10の配線材より低抵抗の配線材を用いた副選
択ゲート線２０1 ，２０2 を、メモリセル中で選択ゲー
ト線１４9 や１４10に対してバイパス状態に接続するこ
とができ、選択ゲート線１４9 ，１４10の実効的な抵抗
を低下させることができる。図７中の選択ゲートコンタ
クト領域（Ｉ），（II）を、メモリセルアレイ中で、ビ
ット線の数十本〜数百本おきに設ければ、通常数十箇所
程度設けられることになる。この場合には、選択ゲート
線１４9 ，１４10の充放電の所要時間は、高抵抗にある
配線部分での充放電所要時間、つまり選択ゲート線１４
9 ，１４10と副選択ゲート線とのコンタクトに挟まれた
選択ゲート線部分の充放電時間が支配的となる。上述し
たように、選択ゲート線は副選択ゲート線とのコンタク
トにより数分割〜数十分割されることになる。このた
め、図７中の選択ゲートコンタクト領域（Ｉ），（II）
をメモリセル中に配設しない場合に比べて、充放電所要
時間を数分の１〜数十分の１とすることができる。ま
た、図７中の選択ゲートコンタクト領域（Ｉ），（II）
部分では、選択ゲート上部隣接線１６9 や１６10は他の
どの配線とも接続されていない。このため、選択ゲート
上部隣接線１６9 や１６10は、メモリセル中では、常に
フローティング状態にあることになる（図１６（ｂ）参
照）。この選択ゲート上部隣接線１６9 や１６10は、図
２，図３の説明で述べたように、制御ゲート線の加工安
定化の実現のために必要不可欠な配線であり、特に図９
からわかるようにフローティング状態にあるとしても省
略することはできない。この様に、メモリセルアレイ内
の選択ゲート上部隣接配線１６9 ，１６10がフローティ
ング状態にあることが図８，図９に示した実施例の特徴
である。
【００３２】次に、前記した本発明の第１の実施例を用
いたときの、従来例に対する長所を説明する。図２２
（ａ），（ｂ）は、従来例における、メモリセルアレイ
の一つのＮＡＮＤセル部分の平面図と等価回路図であ
り、図２３，図２４（ａ），（ｂ）はそれぞれ図２２
（ａ）のＬ−Ｌ′，Ｍ−Ｍ′およびＮ−Ｎ′断面図であ
る。また、従来例におけるメモリセルアレイ中の複数の
ＮＡＮＤセル配列の平面図を図２５に、図２５における
選択ゲートコンタクト領域（図２５中（Ｖ），（VI）に
相当）の実施例の一例を図２６（ａ）に示す。従来は、
上記した選択ゲート線への電圧充放電時間の短縮を実現
するため、つまり選択ゲート線の実効的な抵抗を低下さ
せるために、図２５中の選択ゲートコンタクト領域
（Ｖ），（VI）において、選択ゲート上部隣接配線１６
9 ，１６10と選択ゲート線１４9 ，１４10とを接続して
いる。通常、これらの配線１６9 ，１６10の配線材抵抗
は選択ゲート線１４9 ，１４10の配線材抵抗に比べて低
くなっている。このため、選択ゲート上部隣接線１
６9 ，１６10と選択ゲート線１４9 ，１４10を接続する
ことにより、選択ゲート線１４9 ，１４10の実効的な抵
抗を低下させることができる。しかしながら、従来方式
では、選択ゲートコンタクト領域（Ｖ），（VI）におけ
る配線へのコンタクト数が選択ゲート線１本あたり３個
と多い（図２７参照）。このため、選択ゲートコンタク
ト領域の幅を広くとらねばならない。ところが、前記第
１の実施例（図９に相当）においては、選択ゲートコン
タクト領域中には配線へのコンタクト数が選択ゲート線
１本あたり１個と少ない。このため、選択ゲートコンタ
クト領域幅を従来例の１／３程度にできる。この選択ゲ
ートコンタクト領域はメモリセルアレイ中に数十箇所程
度存在する。このため、本発明の第１実施例と従来例で
のそれぞれは選択ゲートコンタクト領域面積に３倍の違
いがある。これにより、本発明の第１実施例を用いる
と、チップ面積の大幅な縮小が可能となる。また、本発
明の第１実施例中では、配線（副選択ゲート線）２０を
構成する配線層が従来例に比べて増えている。しかしな
がら、この配線層の増加によるコストアップよりも、前
記したように本発明においてはチップ面積の縮小による
コストダウンの方が効果が大きい。このため、本発明は
有用性が大きい。また、メモリセルアレイ内は従来例と
同じ構造であっても、センスアンプ・ロウデコーダ、そ
の他の回路パターンや配線において、配線２０に相当す
る配線を用いる場合、つまりあらかじめメモリセルアレ
イ以外の部分にのみ使われる配線が存在する場合には、
チップ中の破線層の数を増やすことなく、前記本発明の
第１実施例を実現できる。従って、このような場合には
本発明は特に有効である。
いたときの、従来例に対する長所を説明する。図２２
（ａ），（ｂ）は、従来例における、メモリセルアレイ
の一つのＮＡＮＤセル部分の平面図と等価回路図であ
り、図２３，図２４（ａ），（ｂ）はそれぞれ図２２
（ａ）のＬ−Ｌ′，Ｍ−Ｍ′およびＮ−Ｎ′断面図であ
る。また、従来例におけるメモリセルアレイ中の複数の
ＮＡＮＤセル配列の平面図を図２５に、図２５における
選択ゲートコンタクト領域（図２５中（Ｖ），（VI）に
相当）の実施例の一例を図２６（ａ）に示す。従来は、
上記した選択ゲート線への電圧充放電時間の短縮を実現
するため、つまり選択ゲート線の実効的な抵抗を低下さ
せるために、図２５中の選択ゲートコンタクト領域
（Ｖ），（VI）において、選択ゲート上部隣接配線１６
9 ，１６10と選択ゲート線１４9 ，１４10とを接続して
いる。通常、これらの配線１６9 ，１６10の配線材抵抗
は選択ゲート線１４9 ，１４10の配線材抵抗に比べて低
くなっている。このため、選択ゲート上部隣接線１
６9 ，１６10と選択ゲート線１４9 ，１４10を接続する
ことにより、選択ゲート線１４9 ，１４10の実効的な抵
抗を低下させることができる。しかしながら、従来方式
では、選択ゲートコンタクト領域（Ｖ），（VI）におけ
る配線へのコンタクト数が選択ゲート線１本あたり３個
と多い（図２７参照）。このため、選択ゲートコンタク
ト領域の幅を広くとらねばならない。ところが、前記第
１の実施例（図９に相当）においては、選択ゲートコン
タクト領域中には配線へのコンタクト数が選択ゲート線
１本あたり１個と少ない。このため、選択ゲートコンタ
クト領域幅を従来例の１／３程度にできる。この選択ゲ
ートコンタクト領域はメモリセルアレイ中に数十箇所程
度存在する。このため、本発明の第１実施例と従来例で
のそれぞれは選択ゲートコンタクト領域面積に３倍の違
いがある。これにより、本発明の第１実施例を用いる
と、チップ面積の大幅な縮小が可能となる。また、本発
明の第１実施例中では、配線（副選択ゲート線）２０を
構成する配線層が従来例に比べて増えている。しかしな
がら、この配線層の増加によるコストアップよりも、前
記したように本発明においてはチップ面積の縮小による
コストダウンの方が効果が大きい。このため、本発明は
有用性が大きい。また、メモリセルアレイ内は従来例と
同じ構造であっても、センスアンプ・ロウデコーダ、そ
の他の回路パターンや配線において、配線２０に相当す
る配線を用いる場合、つまりあらかじめメモリセルアレ
イ以外の部分にのみ使われる配線が存在する場合には、
チップ中の破線層の数を増やすことなく、前記本発明の
第１実施例を実現できる。従って、このような場合には
本発明は特に有効である。
【００３３】本発明は前記第１実施例の場合に限られる
ものではなく、種々変更可能である。以下に、本発明に
係るその他の実施例の説明を行う。
ものではなく、種々変更可能である。以下に、本発明に
係るその他の実施例の説明を行う。
【００３４】図１０に、別の実施例の一例を示す。図７
において、メモリセルサイズを小さくした場合には、半
導体基板１１、素子分離領域１２が小さくなり、隣り合
った選択ゲート配線間に図８（ａ）のような異なる配線
へのコンタクトを別々に形成するスペースがなくなる場
合がある。特に、図７中では、領域ｌ１内にはビット線
コンタクトが存在する。このため領域ｌ１はあまり小さ
くできないが、領域ｌ２内には必ずしもコンタクトを取
る必要がない。このため、領域ｌ２は領域ｌ１に比べて
より小さくでき、従って隣り合ったソース線側選択ゲー
ト間にそれぞれへのコンタクトを別々に形成できなくな
る場合が起こりやすい。この場合には、図１０のよう
に、隣り合った選択ゲート線を接続し、この２本の選択
ゲートを同電位として、隣り合った選択ゲートに共通に
１つのコンタクトだけをとる方式を用いることもでき
る。ここで、隣り合ったソース側選択ゲート側にのみ共
通のコンタクトだけをとる方式における、メモリセルア
レイの１つのＮＡＮＤセル部分の平面図と等価回路図を
図１３（ａ），（ｂ）に、また図１３（ａ）のＤ−Ｄ′
断面図を図１４に、またソース側選択ゲート側のみに共
通コンタクトをとる方式におけるメモリセルアレイ中の
複数のＮＡＮＤセル配列の平面図を図１５に示す。ま
た、隣り合った選択ゲートに共通のコンタクトだけをと
る方式において従来例を用いた場合を参考として図２８
に示す。
において、メモリセルサイズを小さくした場合には、半
導体基板１１、素子分離領域１２が小さくなり、隣り合
った選択ゲート配線間に図８（ａ）のような異なる配線
へのコンタクトを別々に形成するスペースがなくなる場
合がある。特に、図７中では、領域ｌ１内にはビット線
コンタクトが存在する。このため領域ｌ１はあまり小さ
くできないが、領域ｌ２内には必ずしもコンタクトを取
る必要がない。このため、領域ｌ２は領域ｌ１に比べて
より小さくでき、従って隣り合ったソース線側選択ゲー
ト間にそれぞれへのコンタクトを別々に形成できなくな
る場合が起こりやすい。この場合には、図１０のよう
に、隣り合った選択ゲート線を接続し、この２本の選択
ゲートを同電位として、隣り合った選択ゲートに共通に
１つのコンタクトだけをとる方式を用いることもでき
る。ここで、隣り合ったソース側選択ゲート側にのみ共
通のコンタクトだけをとる方式における、メモリセルア
レイの１つのＮＡＮＤセル部分の平面図と等価回路図を
図１３（ａ），（ｂ）に、また図１３（ａ）のＤ−Ｄ′
断面図を図１４に、またソース側選択ゲート側のみに共
通コンタクトをとる方式におけるメモリセルアレイ中の
複数のＮＡＮＤセル配列の平面図を図１５に示す。ま
た、隣り合った選択ゲートに共通のコンタクトだけをと
る方式において従来例を用いた場合を参考として図２８
に示す。
【００３５】図１５におけるこのような選択ゲートコン
タクト領域（III)，（IV）において、隣り合った２つの
選択ゲートに共通に１つのコンタクトのみを形成する場
合にも、従来例を用いる場合（図２８に相当）に比べ、
本発明の実施例の図１０を用いる場合のほうが、選択ゲ
ートコンタクト領域（III)，（IV）の幅が１／３程度と
なり、前述のように、従来例を用いる場合に比べてチッ
プ面積を大幅に縮小することができる。
タクト領域（III)，（IV）において、隣り合った２つの
選択ゲートに共通に１つのコンタクトのみを形成する場
合にも、従来例を用いる場合（図２８に相当）に比べ、
本発明の実施例の図１０を用いる場合のほうが、選択ゲ
ートコンタクト領域（III)，（IV）の幅が１／３程度と
なり、前述のように、従来例を用いる場合に比べてチッ
プ面積を大幅に縮小することができる。
【００３６】また、隣り合った２つの選択ゲートとして
のそれぞれの配線間に、異なる配線へのコンタクトを別
々に形成する方式と、隣り合った２つの選択ゲートに共
通に１つのコンタクトだけをとる方式は、前述したよう
に、前者が図８（ａ），図２６（ａ）に、後者が図１
０，図２８に相当する。同様に、以下に説明を行う図中
においても、前者は図１１（ａ），図１８に、後者は図
１２，図１９に相当する。
のそれぞれの配線間に、異なる配線へのコンタクトを別
々に形成する方式と、隣り合った２つの選択ゲートに共
通に１つのコンタクトだけをとる方式は、前述したよう
に、前者が図８（ａ），図２６（ａ）に、後者が図１
０，図２８に相当する。同様に、以下に説明を行う図中
においても、前者は図１１（ａ），図１８に、後者は図
１２，図１９に相当する。
【００３７】図１１，１２に別の実施例を示す。図１
１，１２に示す実施例では、メモリセルアレイ中の選択
ゲート上部隣接配線の両端のうちの片方だけに、選択ゲ
ート上部隣接配線と副選択ゲート線とのコンタクトを取
る場合である。また、この方式を使用した場合のうち、
図１１（ａ）におけるメモリセルアレイ内の配線の接続
構造の概略図を図１７（ａ），（ｂ）に示す。これらの
図からわかるように、図１１，１２の方式では、選択ゲ
ート上部隣接配線１６9 ，１６10は選択ゲート線１
４9 ，１４10と同電位になる。この場合には、前述した
ように、通常選択ゲート上部隣接配線１６9 ，１６10の
配線材としては、選択ゲート線１４9 ，１４10の配線材
のよりも抵抗の低い材料を用いる。このため、選択ゲー
ト線１４9 ，１４10よりも選択ゲート上部隣接配線１６
9 ，１６10の方が、電圧充放電動作速度が速くなる。選
択ゲート上部隣接配線１６9 ，１６10が先に設定電位ま
で電位変化すると、選択ゲート線１４9 ，１４10は選択
ゲート上部隣接配線１６9 ，１６10との容量カップリン
グにより、選択ゲート上部隣接配線１６9 ，１６10の電
位変化方向と同じ方向、つまり、充電動作時には電位上
昇の方向、また放電動作時には電位低下の方向に、電位
変化を起こし、この後に選択ゲート線内を伝わってくる
電荷によって設定電位まで完全に変化する。このよう
に、図８（ａ），図１０の選択ゲート上部隣接配線１６
9 ，１６10がフローティングの場合に比べ、図１１，１
２の方式を用いると、選択ゲート上部隣接配線１６9 ，
１６10との容量カップリングによる電位変化の分だけ選
択ゲート線１４9 ，１４10の電位充放電所要時間を短縮
できる。また、選択ゲートコンタクト領域内における配
線へのコンタクト数が２個であるため、図２６（ａ），
図２８の選択ゲートコンタクト領域内の配線へのコンタ
クト数が３個の場合に比べ、選択ゲートコンタクト領域
幅を小さくでき、従ってチップ面積も従来方式を用いる
場合に比べ大幅に縮小できる。また、図８（ａ），図１
０に比べると、電位充放電時間は図８（ａ），図１０の
場合より少なくなるという長所がある。チップ設計時に
どちらを採用するかはチップ動作に基づいて決めればよ
い。
１，１２に示す実施例では、メモリセルアレイ中の選択
ゲート上部隣接配線の両端のうちの片方だけに、選択ゲ
ート上部隣接配線と副選択ゲート線とのコンタクトを取
る場合である。また、この方式を使用した場合のうち、
図１１（ａ）におけるメモリセルアレイ内の配線の接続
構造の概略図を図１７（ａ），（ｂ）に示す。これらの
図からわかるように、図１１，１２の方式では、選択ゲ
ート上部隣接配線１６9 ，１６10は選択ゲート線１
４9 ，１４10と同電位になる。この場合には、前述した
ように、通常選択ゲート上部隣接配線１６9 ，１６10の
配線材としては、選択ゲート線１４9 ，１４10の配線材
のよりも抵抗の低い材料を用いる。このため、選択ゲー
ト線１４9 ，１４10よりも選択ゲート上部隣接配線１６
9 ，１６10の方が、電圧充放電動作速度が速くなる。選
択ゲート上部隣接配線１６9 ，１６10が先に設定電位ま
で電位変化すると、選択ゲート線１４9 ，１４10は選択
ゲート上部隣接配線１６9 ，１６10との容量カップリン
グにより、選択ゲート上部隣接配線１６9 ，１６10の電
位変化方向と同じ方向、つまり、充電動作時には電位上
昇の方向、また放電動作時には電位低下の方向に、電位
変化を起こし、この後に選択ゲート線内を伝わってくる
電荷によって設定電位まで完全に変化する。このよう
に、図８（ａ），図１０の選択ゲート上部隣接配線１６
9 ，１６10がフローティングの場合に比べ、図１１，１
２の方式を用いると、選択ゲート上部隣接配線１６9 ，
１６10との容量カップリングによる電位変化の分だけ選
択ゲート線１４9 ，１４10の電位充放電所要時間を短縮
できる。また、選択ゲートコンタクト領域内における配
線へのコンタクト数が２個であるため、図２６（ａ），
図２８の選択ゲートコンタクト領域内の配線へのコンタ
クト数が３個の場合に比べ、選択ゲートコンタクト領域
幅を小さくでき、従ってチップ面積も従来方式を用いる
場合に比べ大幅に縮小できる。また、図８（ａ），図１
０に比べると、電位充放電時間は図８（ａ），図１０の
場合より少なくなるという長所がある。チップ設計時に
どちらを採用するかはチップ動作に基づいて決めればよ
い。
【００３８】図１６，図１７に、メモリセルアレイ中お
よびメモリセルアレイへの選択ゲート線入力部（配線層
２０と配線層１４のコンタクト部分周辺に相当）におけ
る選択ゲート線１４9 ，１４10、選択ゲート上部隣接配
線１６9 ，１６10、副選択ゲート線２０の接続関係を示
す。図１６（ａ）はメモリセルアレイ中およびメモリセ
ルアレイへの選択ゲート線入力部における選択ゲート線
の平面図、図１６（ｂ），（ｃ），図１７（ａ）〜
（ｃ）は図１６（ａ）中のＩ−Ｉ′断面図を示す。図１
６（ｂ）は、上述した実施例とはまた別の実施例であ
り、メモリセルアレイ中で選択ゲートに対して他配線の
接続を全く行わない場合である。この場合において、選
択ゲート線１４9 ，１４10の配線材の抵抗が高いときに
は、選択ゲートへの充放電動作が長時間化する。この方
式でも、選択ゲートへの充放電動作を含む全動作の所要
時間が長くても構わない場合、また選択ゲートへの充放
電動作を含む全動作の所要時間が選択ゲートへの充放電
動作長時間化以外の理由で長い所要時間を必要とするた
め特に選択ゲートへの充放電動作の高速化の必要がない
場合、また選択ゲート線１４9 ，１４10の配線材の抵抗
が低くできるため選択ゲート線への充放電動作が長時間
化しない場合などには、図１６（ｂ）を使用しても問題
はない。また、図１６（ｂ）を用いると、メモリセルア
レイ中に選択ゲートコンタクト領域が必要ないため、メ
モリセルアレイ面積を上述した実施例の他のどれよりも
小さくでき、従ってチップ面積を上述した実施例の中で
最小にできる、という長所がある。
よびメモリセルアレイへの選択ゲート線入力部（配線層
２０と配線層１４のコンタクト部分周辺に相当）におけ
る選択ゲート線１４9 ，１４10、選択ゲート上部隣接配
線１６9 ，１６10、副選択ゲート線２０の接続関係を示
す。図１６（ａ）はメモリセルアレイ中およびメモリセ
ルアレイへの選択ゲート線入力部における選択ゲート線
の平面図、図１６（ｂ），（ｃ），図１７（ａ）〜
（ｃ）は図１６（ａ）中のＩ−Ｉ′断面図を示す。図１
６（ｂ）は、上述した実施例とはまた別の実施例であ
り、メモリセルアレイ中で選択ゲートに対して他配線の
接続を全く行わない場合である。この場合において、選
択ゲート線１４9 ，１４10の配線材の抵抗が高いときに
は、選択ゲートへの充放電動作が長時間化する。この方
式でも、選択ゲートへの充放電動作を含む全動作の所要
時間が長くても構わない場合、また選択ゲートへの充放
電動作を含む全動作の所要時間が選択ゲートへの充放電
動作長時間化以外の理由で長い所要時間を必要とするた
め特に選択ゲートへの充放電動作の高速化の必要がない
場合、また選択ゲート線１４9 ，１４10の配線材の抵抗
が低くできるため選択ゲート線への充放電動作が長時間
化しない場合などには、図１６（ｂ）を使用しても問題
はない。また、図１６（ｂ）を用いると、メモリセルア
レイ中に選択ゲートコンタクト領域が必要ないため、メ
モリセルアレイ面積を上述した実施例の他のどれよりも
小さくでき、従ってチップ面積を上述した実施例の中で
最小にできる、という長所がある。
【００３９】また、以上に述べたように、従来は、特に
図２７からわかるように、高抵抗な選択ゲート線１４
9(10) を低抵抗化するため、そのゲート線１４9(10) 上
の層間絶縁膜１５及び隣接配線１６9(10) を部分的に取
り除き、ビット線１８の足１８ａ，１８ｂを隣接配線１
６9(10) ，１６9(10) 及び選択ゲート線１４9(10) にコ
ンタクトさせて、高抵抗な選択ゲート線１４9(10) を低
抵抗の隣接配線１６9(10 ) でバイパスさせている。選択
時において、選択ゲート線１４9(10) には高電圧が印加
される。この印加電圧の影響が隣接配線１６9(10) に及
び、この配線１６9(10) がチャージアップして装置の動
作に悪影響を及ぼすこともある。また、外部からの電荷
によって隣接配線１６9(10) がチャージアップすること
も考えられる。
図２７からわかるように、高抵抗な選択ゲート線１４
9(10) を低抵抗化するため、そのゲート線１４9(10) 上
の層間絶縁膜１５及び隣接配線１６9(10) を部分的に取
り除き、ビット線１８の足１８ａ，１８ｂを隣接配線１
６9(10) ，１６9(10) 及び選択ゲート線１４9(10) にコ
ンタクトさせて、高抵抗な選択ゲート線１４9(10) を低
抵抗の隣接配線１６9(10 ) でバイパスさせている。選択
時において、選択ゲート線１４9(10) には高電圧が印加
される。この印加電圧の影響が隣接配線１６9(10) に及
び、この配線１６9(10) がチャージアップして装置の動
作に悪影響を及ぼすこともある。また、外部からの電荷
によって隣接配線１６9(10) がチャージアップすること
も考えられる。
【００４０】従来は、高低抗な選択ゲート線１４9(10)
を低抵抗化するため、そのゲート線１４9(10) 上の層間
絶縁膜１５及び隣接配線１６9(10) を部分的に取り除
き、ビット線１８と同一配線層１８ａ，１８ｂを隣接配
線１６9(10) ，１６9(10) 及び選択ゲート線１４9(10)
にコンタクトさせて、高低抗な選択ゲート線１４9(10)
を低抵抗の隣接配線１６9(10) でバイパスさせている。
選択時において、選択ゲート線１４9(10) には高電圧が
印加される。この印加電圧の影響が隣接配線１６9(10)
に及びこの配線１６9(10) がチャージアップして装置の
動作に悪影響を及ぼすこともある。また、外部からの電
荷によって隣接配線１６9(10) がチャージアップするこ
とも考えられる。
を低抵抗化するため、そのゲート線１４9(10) 上の層間
絶縁膜１５及び隣接配線１６9(10) を部分的に取り除
き、ビット線１８と同一配線層１８ａ，１８ｂを隣接配
線１６9(10) ，１６9(10) 及び選択ゲート線１４9(10)
にコンタクトさせて、高低抗な選択ゲート線１４9(10)
を低抵抗の隣接配線１６9(10) でバイパスさせている。
選択時において、選択ゲート線１４9(10) には高電圧が
印加される。この印加電圧の影響が隣接配線１６9(10)
に及びこの配線１６9(10) がチャージアップして装置の
動作に悪影響を及ぼすこともある。また、外部からの電
荷によって隣接配線１６9(10) がチャージアップするこ
とも考えられる。
【００４１】また、図１６，図１７中の各実施例のう
ち、図１６（ｃ）は図８（ａ）に、図１７（ａ），
（ｂ）はともに図１１（ａ）に、図１７（ｃ）は図２６
（ａ）における選択ゲート線のワード線方向における断
面図に相当する。
ち、図１６（ｃ）は図８（ａ）に、図１７（ａ），
（ｂ）はともに図１１（ａ）に、図１７（ｃ）は図２６
（ａ）における選択ゲート線のワード線方向における断
面図に相当する。
【００４２】これらの各図のうち、図１６（ｃ）の場合
には、高抵抗の選択ゲート線１４9，１４10が低抵抗の
副選択ゲート線２０で所定間隔毎にバイパスされて、選
択ゲート線１４9 ，１４10が低抵抗化された形となって
いる。しかもこの状態において、選択ゲート上部隣接配
線１６9 ，１６10は所定長さ毎のものに分断する、フロ
ーティングな状態にあり且つそのまわりを一体化された
選択ゲート線１４9 ，１４10；隣接配線１６9 ，１６10
で囲まれた状態にある。これにより、選択動作時に、選
択ゲート線１４9 ，１４10に高電圧が加えられた場合に
おいても、その影響によって隣接配線１６9 ，１６10が
チャージアップするのが防がれる。また、その他の外部
から影響によっても、隣接配線１６9 ，１６10がチャー
ジアップするのも防がれる。図１７（ａ），（ｂ）は、
図１６（ｃ）の変形例であり、副選択ゲート線２０を各
隣接配線１６9 ，１６10に導通させたものである。図１
７（ｃ）は比較のために示した従来例である。図１７
（ａ）では、上記導通を、図中の各隣接配線１６9 ，１
６10の左端側で行っており、同図（ｂ）では右端側で行
っている。これらの図１７（ａ），（ｂ）の例において
は、隣接配線１６9 ，１６10の電位は選択ゲート線１４
9 ，１４10及び副選択ゲート線２０と同じになる。よっ
て、隣接配線１６9 ，１６10がチャージアップするのは
防がれる。
には、高抵抗の選択ゲート線１４9，１４10が低抵抗の
副選択ゲート線２０で所定間隔毎にバイパスされて、選
択ゲート線１４9 ，１４10が低抵抗化された形となって
いる。しかもこの状態において、選択ゲート上部隣接配
線１６9 ，１６10は所定長さ毎のものに分断する、フロ
ーティングな状態にあり且つそのまわりを一体化された
選択ゲート線１４9 ，１４10；隣接配線１６9 ，１６10
で囲まれた状態にある。これにより、選択動作時に、選
択ゲート線１４9 ，１４10に高電圧が加えられた場合に
おいても、その影響によって隣接配線１６9 ，１６10が
チャージアップするのが防がれる。また、その他の外部
から影響によっても、隣接配線１６9 ，１６10がチャー
ジアップするのも防がれる。図１７（ａ），（ｂ）は、
図１６（ｃ）の変形例であり、副選択ゲート線２０を各
隣接配線１６9 ，１６10に導通させたものである。図１
７（ｃ）は比較のために示した従来例である。図１７
（ａ）では、上記導通を、図中の各隣接配線１６9 ，１
６10の左端側で行っており、同図（ｂ）では右端側で行
っている。これらの図１７（ａ），（ｂ）の例において
は、隣接配線１６9 ，１６10の電位は選択ゲート線１４
9 ，１４10及び副選択ゲート線２０と同じになる。よっ
て、隣接配線１６9 ，１６10がチャージアップするのは
防がれる。
【００４３】図１８，図１９に、また別の実施例を示
す。図１８，図１９の実施例では、選択ゲートコンタク
ト領域において、選択ゲート上部隣接配線１６9 ，１６
10が分断されておらず、選択ゲートコンタクト領域内を
選択ゲート上部隣接配線１６9，１６10が通り抜けてい
る場合である。図１８（ａ），図１９のそれぞれを用い
た場合は、選択ゲートコンタクト領域内の配線へのコン
タクト数が図８（ａ），図１０を用いた場合と同じなの
で、図１８，図１９の方式を用いると、図８，１０を用
いた場合と同程度のチップ面積を実現でき、従来例に比
べて大幅にチップ面積を縮小できる。この図１８，図１
９を用いた際には、選択ゲート上部隣接配線は、メモリ
セルアレイ内で他のどの配線とも接続されない状態にあ
るが、メモリセルアレイへの選択ゲート線の入力部分で
は、選択ゲート線設定電位にある他の配線と接続するこ
とも可能であり、この場合も本発明は有効である。ま
た、メモリセルアレイへの選択ゲート線の入力部分にお
いても選択ゲート上部隣接配線が他のどの配線とも接続
されず、選択ゲート上部隣接配線がメモリセルアレイ内
外の両方において完全にフローティング状態となってい
る場合においても本発明は有効である。
す。図１８，図１９の実施例では、選択ゲートコンタク
ト領域において、選択ゲート上部隣接配線１６9 ，１６
10が分断されておらず、選択ゲートコンタクト領域内を
選択ゲート上部隣接配線１６9，１６10が通り抜けてい
る場合である。図１８（ａ），図１９のそれぞれを用い
た場合は、選択ゲートコンタクト領域内の配線へのコン
タクト数が図８（ａ），図１０を用いた場合と同じなの
で、図１８，図１９の方式を用いると、図８，１０を用
いた場合と同程度のチップ面積を実現でき、従来例に比
べて大幅にチップ面積を縮小できる。この図１８，図１
９を用いた際には、選択ゲート上部隣接配線は、メモリ
セルアレイ内で他のどの配線とも接続されない状態にあ
るが、メモリセルアレイへの選択ゲート線の入力部分で
は、選択ゲート線設定電位にある他の配線と接続するこ
とも可能であり、この場合も本発明は有効である。ま
た、メモリセルアレイへの選択ゲート線の入力部分にお
いても選択ゲート上部隣接配線が他のどの配線とも接続
されず、選択ゲート上部隣接配線がメモリセルアレイ内
外の両方において完全にフローティング状態となってい
る場合においても本発明は有効である。
【００４４】図２０に、本発明における図３に示したＮ
ＡＮＤセル断面図の変形例を示す。図２０に示したよう
な場合、つまりメモリセルアレイ中のビット線が配線層
２０によって形成され、また副選択ゲート線が配線層１
８によって形成される場合においても、上述した図８，
図１０，図１１，図１２，図１８，図１９などの実施例
と同様に、選択ゲートコンタクト領域において、副選択
ゲート線１８1 ，１８2 と選択ゲート線１４9 ，１４10
のコンタクトを形成でき、本発明を実現できる。
ＡＮＤセル断面図の変形例を示す。図２０に示したよう
な場合、つまりメモリセルアレイ中のビット線が配線層
２０によって形成され、また副選択ゲート線が配線層１
８によって形成される場合においても、上述した図８，
図１０，図１１，図１２，図１８，図１９などの実施例
と同様に、選択ゲートコンタクト領域において、副選択
ゲート線１８1 ，１８2 と選択ゲート線１４9 ，１４10
のコンタクトを形成でき、本発明を実現できる。
【００４５】図３０はこの発明に係るデコード系の回路
例を示している。すなわち、制御ゲートＣＧのデコーダ
内に選択ゲートＳＧのデコード動作が行えるよう組み込
まれている。ロウメインデコーダ３０１、ロウサブデコ
ーダ３０２からなり、ロウメインデコーダ３０１の回路
は図３１のように構成され、ロウサブデコーダ３０２は
図３２りのように構成されている。
例を示している。すなわち、制御ゲートＣＧのデコーダ
内に選択ゲートＳＧのデコード動作が行えるよう組み込
まれている。ロウメインデコーダ３０１、ロウサブデコ
ーダ３０２からなり、ロウメインデコーダ３０１の回路
は図３１のように構成され、ロウサブデコーダ３０２は
図３２りのように構成されている。
【００４６】図３１に示すロウメインデコーダは、ＮＡ
ＮＤ束からなるメモリセルブロックのうちの１つを選択
する回路である。外部から入力されるアドレスは、図示
しないアドレスラッチ回路によって内部ロウアドレスに
変換され、この内部ロウアドレスによってメモリセルブ
ロックのうちの一つに選択するため、ノードＮ１から図
３２に示すようなロウサブデコーダにに信号を供給す
る。選択されたロウサブデコーダ３０２の入力ノードＮ
１の電位は５Ｖ（Ｖcc）、また非選択のロウサブデコー
ダ３０２り入力ノードＮ１の電位は０Ｖとなる。
ＮＤ束からなるメモリセルブロックのうちの１つを選択
する回路である。外部から入力されるアドレスは、図示
しないアドレスラッチ回路によって内部ロウアドレスに
変換され、この内部ロウアドレスによってメモリセルブ
ロックのうちの一つに選択するため、ノードＮ１から図
３２に示すようなロウサブデコーダにに信号を供給す
る。選択されたロウサブデコーダ３０２の入力ノードＮ
１の電位は５Ｖ（Ｖcc）、また非選択のロウサブデコー
ダ３０２り入力ノードＮ１の電位は０Ｖとなる。
【００４７】図３２に示すロウサブデコーダは、入力信
号Ａ，Ｂ，Ｃ，Ｄ，Ｅ、電源ＶA 、ＶB 、ＶC にはそれ
ぞれ読み出し時、書き込み時、消去時の各モードにおい
て、表１に示す電位が供給される。Ｖccは通常の電源で
例えば５Ｖ、Ｖppは書き込み消去系高電圧、例えば２０
Ｖ、Ｖm はＶppの中間電位で例えば１０Ｖ、ＧＮＤは０
Ｖとして考える。 表 １ 読み出し時 書き込み時 消 去 信号Ａ Ｖcc Ｖcc ＧＮＤ 信号Ｂ ＧＮＤ ＧＮＤ Ｖcc 信号Ｃ ＧＮＤ ＧＮＤ Ｖpp 信号Ｄ Ｖcc ＧＮＤ ＧＮＤ 信号Ｅ ＧＮＤ Ｖcc ＧＮＤ 電源ＶA Ｖcc Ｖpp Ｖpp 電源ＶB Ｖcc Ｖm Ｖcc 電源Ｖc Ｖcc Ｖcc Ｖpp
号Ａ，Ｂ，Ｃ，Ｄ，Ｅ、電源ＶA 、ＶB 、ＶC にはそれ
ぞれ読み出し時、書き込み時、消去時の各モードにおい
て、表１に示す電位が供給される。Ｖccは通常の電源で
例えば５Ｖ、Ｖppは書き込み消去系高電圧、例えば２０
Ｖ、Ｖm はＶppの中間電位で例えば１０Ｖ、ＧＮＤは０
Ｖとして考える。 表 １ 読み出し時 書き込み時 消 去 信号Ａ Ｖcc Ｖcc ＧＮＤ 信号Ｂ ＧＮＤ ＧＮＤ Ｖcc 信号Ｃ ＧＮＤ ＧＮＤ Ｖpp 信号Ｄ Ｖcc ＧＮＤ ＧＮＤ 信号Ｅ ＧＮＤ Ｖcc ＧＮＤ 電源ＶA Ｖcc Ｖpp Ｖpp 電源ＶB Ｖcc Ｖm Ｖcc 電源Ｖc Ｖcc Ｖcc Ｖpp
【００４８】以上、実施例を用いて本発明の説明を行っ
てきたが、本発明は前記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において、種々変更可能
である。例えば、上記実施例中では、ＮＡＮＤセル型Ｅ
ＥＰＲＯＭを例にとって本発明の説明を行ったが、ＮＯ
Ｒ型ＥＥＰＲＯＭやその他の半導体記憶装置において
も、メモリセルアレイ中等において、積層形成された複
数の配線層が存在し、前記複数の配線層のうち最下層の
配線と他配線のコンタクトをとる領域において本発明を
用いると、上述したように、このコンタクト領域幅を小
さくでき、従ってチップ面積の縮小を実現できる。
てきたが、本発明は前記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において、種々変更可能
である。例えば、上記実施例中では、ＮＡＮＤセル型Ｅ
ＥＰＲＯＭを例にとって本発明の説明を行ったが、ＮＯ
Ｒ型ＥＥＰＲＯＭやその他の半導体記憶装置において
も、メモリセルアレイ中等において、積層形成された複
数の配線層が存在し、前記複数の配線層のうち最下層の
配線と他配線のコンタクトをとる領域において本発明を
用いると、上述したように、このコンタクト領域幅を小
さくでき、従ってチップ面積の縮小を実現できる。
【００４９】
【発明の効果】以上説明したように本発明によれば、メ
モリセルアレイ中の選択ゲート配線と他配線との間の接
続を行う領域におけるコンタクト数を減らすことがで
き、これによってメモリセルアレイの面積を縮小でき、
従来よりもチップ面積の小さく安価なＥＥＰＲＯＭを得
ることができる。
モリセルアレイ中の選択ゲート配線と他配線との間の接
続を行う領域におけるコンタクト数を減らすことがで
き、これによってメモリセルアレイの面積を縮小でき、
従来よりもチップ面積の小さく安価なＥＥＰＲＯＭを得
ることができる。
【図１】本発明の実施例に係るＮＡＮＤセル型ＥＥＰＲ
ＯＭの構成を示すブロック図。
ＯＭの構成を示すブロック図。
【図２】本発明の第１、第２の実施例に係るＮＡＮＤセ
ル構造を示す平面図と等価回路図。
ル構造を示す平面図と等価回路図。
【図３】図２（ａ）のＡ−Ａ′断面図。
【図４】図２（ａ）のＢ−Ｂ′，Ｃ−Ｃ′断面図。
【図５】図３の要部斜視説明図。
【図６】同じくメモリセルアレイの等価回路図。
【図７】同じくメモリセルアレイ中の複数のＮＡＮＤセ
ル配列の平面図。
ル配列の平面図。
【図８】本発明の第１，３の実施例に係る図７（図１
５）の選択ゲートコンタクト領域の平面図と断面図。
５）の選択ゲートコンタクト領域の平面図と断面図。
【図９】図８（ｃ）の要部斜視説明図。
【図１０】図８の変形例。
【図１１】本発明の第２，４の実施例に係る図７（図１
５）の選択ゲートコンタクト領域の平面図と断面図。
５）の選択ゲートコンタクト領域の平面図と断面図。
【図１２】図１１（ａ）の変形例。
【図１３】本発明の第３，４の実施例に係る一つのＮＡ
ＮＤセル構成を示す平面図と等価回路図。
ＮＤセル構成を示す平面図と等価回路図。
【図１４】図１３のＤ−Ｄ′断面図。
【図１５】本発明の第３，４の実施例に係るメモリセル
アレイ中の複数のＮＡＮＤセル配列の平面図。
アレイ中の複数のＮＡＮＤセル配列の平面図。
【図１６】メモリセルアレイ中およびメモリセルアレイ
への選択ゲート線入力部における選択ゲート線、選択ゲ
ート上部隣接配線、副選択ゲート線の接続を示す図であ
って、配線の平面図を示す図、第５の実施例に係る配線
の断面図を示す図、及び第１の実施例に係る配線の断面
図である。
への選択ゲート線入力部における選択ゲート線、選択ゲ
ート上部隣接配線、副選択ゲート線の接続を示す図であ
って、配線の平面図を示す図、第５の実施例に係る配線
の断面図を示す図、及び第１の実施例に係る配線の断面
図である。
【図１７】メモリセルアレイ中およびメモリセルアレイ
への選択ゲート線入力部における選択ゲート線、選択ゲ
ート上部隣接配線、副選択ゲート線の接続を示す図であ
って、第２の実施例に係る配線の断面図を示す図、及び
第２の実施例に係る配線の断面図、及び従来例に係る配
線の断面図を示す図。
への選択ゲート線入力部における選択ゲート線、選択ゲ
ート上部隣接配線、副選択ゲート線の接続を示す図であ
って、第２の実施例に係る配線の断面図を示す図、及び
第２の実施例に係る配線の断面図、及び従来例に係る配
線の断面図を示す図。
【図１８】本発明の第６，７の実施例に係る図７（図１
５）の選択ゲートコンタクト領域の平面図と断面図。
５）の選択ゲートコンタクト領域の平面図と断面図。
【図１９】図１８（ａ）の変形例。
【図２０】図３に示したＮＡＮＤセル断面図の変更例を
示す図。
示す図。
【図２１】図３に示したＮＡＮＤセル断面図の変更例を
示す図。
示す図。
【図２２】従来例に係るＮＡＮＤセル構成を示す平面図
と等価回路図。
と等価回路図。
【図２３】図２２（ａ）のＬ−Ｌ′断面図。
【図２４】図２２（ａ）のＭ−Ｍ′およびＮ−Ｎ′断面
図。
図。
【図２５】従来例に係るメモリセルアレイ中の複数のＮ
ＡＮＤセル配列の平面図。
ＡＮＤセル配列の平面図。
【図２６】従来例に係る図１６の選択ゲートコンタクト
領域の平面図と断面図。
領域の平面図と断面図。
【図２７】図２６（ｂ）の斜視説明図。
【図２８】図２６（ａ）の変形例。
【図２９】従来例に係る選択ゲートコンタクトの製造方
法を示す断面図。
法を示す断面図。
【図３０】本発明に係るデコーダ系の要部を示す回路
図。
図。
【図３１】図３０のロウメインデコーダの具体的回路
図。
図。
【図３２】図３０のロウサブデコーダの具体的回路図。
１ メモリセルアレイ ２ ビット線制御回路 ３ カラムデコーダ ４ アドレスバッファ ５ ロウデコーダ ６ データ入出力バッファ ７ 基板バイアス回路
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (7)
- 【請求項１】半導体基板上に、ゲート絶縁膜を介して、
電荷蓄積層と制御ゲート線が、互いの間に層間絶縁膜を
介して、積層された電気的書替え可能な不揮発性半導体
メモリセルが配列されたセルアレイおよび選択ゲート素
子を有する不揮発性半導体記憶装置であって、 前記メモリセルの電荷蓄積層と同じ配線層で構成され、
前記選択ゲート素子のゲート電極をなす選択ゲート線
と、 前記メモリセルの前記制御ゲート線と同じ配線層で構成
され、絶縁膜を隔てて前記選択ゲート線上に位置する選
択ゲート上部隣接線と、を備え、 前記選択ゲート上部隣接線が他の配線、電位ノードと接
続されておらずフローティング状態にあることを特徴と
する不揮発性半導体記憶装置。 - 【請求項２】前記メモリセルの複数が直列に接続されて
メモリセル束を構成しており、このメモリセル束の一端
に前記選択ゲート素子が直列に接続されている、請求項
１の不揮発性半導体記憶装置。 - 【請求項３】前記メモリセル束の複数及び前記各メモリ
セル束に接続された前記選択ゲート素子の複数がそれぞ
れ横方向に並んでおり、これらの各選択ゲート素子にお
ける選択ゲート線が順次つながって共通選択ゲート線と
なると共に、前記選択ゲート上部隣接線がつながって共
通選択ゲート上部隣接線となっている、請求項２の不揮
発性半導体記憶装置。 - 【請求項４】前記共通選択ゲート線よりも低抵抗な副選
択ゲート線をさらに備え、この副選択ゲート線と前記共
通選択ゲート線とが互いに任意箇所で接続されて、前記
共通選択ゲート線が前記副選択ゲート線でバイパスして
この共通選択ゲート線のみかけの抵抗が低くなるように
した請求項３の不揮発性半導体記憶装置。 - 【請求項５】前記共通選択ゲート線に対して前記副選択
ゲート線が対向しており、これらの間に前記共通選択ゲ
ート上部隣接線が位置しており、この上部隣接線は所定
長さ毎の分断隣接線に分断されており、その分断箇所に
おいて前記共通選択ゲート線と前記副選択ゲート線とが
接続して、前記共通選択ゲート線と前記副選択ゲート線
とが前記各分断隣接線を囲繞している、請求項４の不揮
発性半導体記憶装置。 - 【請求項６】前記副選択ゲート線と前記各分断隣接線と
が互いに接続されている請求項５の不揮発性半導体記憶
装置。 - 【請求項７】前記副選択ゲート線は所定長さ毎の分断副
選択ゲート線に分断されている請求項６の不揮発性半導
体記憶装置。
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| JP21016994A JP3675500B2 (ja) | 1994-09-02 | 1994-09-02 | 不揮発性半導体記憶装置 |
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Applications Claiming Priority (2)
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-
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