JPH0252897B2 - - Google Patents
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- JPH0252897B2 JPH0252897B2 JP10850484A JP10850484A JPH0252897B2 JP H0252897 B2 JPH0252897 B2 JP H0252897B2 JP 10850484 A JP10850484 A JP 10850484A JP 10850484 A JP10850484 A JP 10850484A JP H0252897 B2 JPH0252897 B2 JP H0252897B2
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- JP
- Japan
- Prior art keywords
- channel
- pulse
- sheet
- circuit
- pulses
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は時分割多重・分離装置に関する。
音声、データ等の情報を伝送する手段として時
分割多重によるものがある。例えばPCM−30チ
ヤネル方式では、伝送情報を送る各フレームを30
タイムスロツトに分割し、各タイムスロツトにチ
ヤネル（CH）が割当てられる。かくしてチヤネ
ルCH１〜CH３０のそれぞれの情報が割当てら
れたタイムスロツトに挿入され伝送されることに
なる。
分割多重によるものがある。例えばPCM−30チ
ヤネル方式では、伝送情報を送る各フレームを30
タイムスロツトに分割し、各タイムスロツトにチ
ヤネル（CH）が割当てられる。かくしてチヤネ
ルCH１〜CH３０のそれぞれの情報が割当てら
れたタイムスロツトに挿入され伝送されることに
なる。
このような時分割多重を行うためにチヤネルユ
ニツトおよびチヤネル割当て回路（いずれも後
述）が一般に用いられている。
ニツトおよびチヤネル割当て回路（いずれも後
述）が一般に用いられている。
第５図は従来の時分割多重・分離装置の概要を
示す図である。本図において時分割多重・分離装
置１０は、チヤネル割当て回路（ALT）１１と
チヤネルユニツト（CU）１２とに大別され、チ
ヤネルユニツト１２に入力された入力情報Dio（各
チヤネル毎の情報の集合）は、チヤネルパルス
CP１〜CP３（横欄）の１つとシートパルスSP
１〜SP５（縦欄）の１つの交点で指定されるチ
ヤネル毎に順次出力され、出力情報Dputとなる。
どのチヤネルパルス（CP）とどのシートパルス
（SP）を順次出力するかは、例えば2MHzのクロ
ツクCLKを受けてチヤネル割当て回路１１が自
動的に決定する。なお、回路１１は既にLSI化さ
れている。又、ユニツト１２は５枚のプリント板
（それぞれ集積回路を搭載）からなる。なお、Dio
とDputを入れ替えると分離装置として働く。
示す図である。本図において時分割多重・分離装
置１０は、チヤネル割当て回路（ALT）１１と
チヤネルユニツト（CU）１２とに大別され、チ
ヤネルユニツト１２に入力された入力情報Dio（各
チヤネル毎の情報の集合）は、チヤネルパルス
CP１〜CP３（横欄）の１つとシートパルスSP
１〜SP５（縦欄）の１つの交点で指定されるチ
ヤネル毎に順次出力され、出力情報Dputとなる。
どのチヤネルパルス（CP）とどのシートパルス
（SP）を順次出力するかは、例えば2MHzのクロ
ツクCLKを受けてチヤネル割当て回路１１が自
動的に決定する。なお、回路１１は既にLSI化さ
れている。又、ユニツト１２は５枚のプリント板
（それぞれ集積回路を搭載）からなる。なお、Dio
とDputを入れ替えると分離装置として働く。
第６図は第５図のチヤネルユニツト１２内のチ
ヤネル割当てを示すチヤネル配列図である。例え
ばCP２とSP３が共に論理“１”となつたタイミ
ングで第８チヤネルCH８の情報が、第８タイム
スロツトに乗つて出力情報Dputに挿入される。第
５図および第６図のGPはグループパルスであり、
その“１”、“０”に応じて、チヤネルをシフト
して選択する。例えば、GP＝“１”、CP３＝
“１”、SP２＝“１”ならチヤネルCH６を指定
したことになり、このときGP＝“０”ならCH２
１を指定したことになる。これによりチヤネルユ
ニツト１２の実装、規模が半減し、経済的であ
る。
ヤネル割当てを示すチヤネル配列図である。例え
ばCP２とSP３が共に論理“１”となつたタイミ
ングで第８チヤネルCH８の情報が、第８タイム
スロツトに乗つて出力情報Dputに挿入される。第
５図および第６図のGPはグループパルスであり、
その“１”、“０”に応じて、チヤネルをシフト
して選択する。例えば、GP＝“１”、CP３＝
“１”、SP２＝“１”ならチヤネルCH６を指定
したことになり、このときGP＝“０”ならCH２
１を指定したことになる。これによりチヤネルユ
ニツト１２の実装、規模が半減し、経済的であ
る。
第６図を参照するとチヤネルCH１〜CH１５
およびCH１６〜CH３０が整然と順序どおりに
配列されていることが分る。これは伝送情報とし
て音声チヤネルを取扱う場合、タイムスロツトの
順番と音声チヤネルの順番とを一対一に対応させ
ていることを示す。
およびCH１６〜CH３０が整然と順序どおりに
配列されていることが分る。これは伝送情報とし
て音声チヤネルを取扱う場合、タイムスロツトの
順番と音声チヤネルの順番とを一対一に対応させ
ていることを示す。
ところが、近年まだその要求は少ないが、音声
以外のデータを伝送情報とする場合には、前述し
た整然とした順序どおりのチヤネルの配列が却つ
て不都合となる。これはPCM−30チヤネル方式
による一次群装置においてデータチヤネルを使用
する場合にチヤネル挿入順序がCCITTによつて
定められており、そのチヤネルの配列がむしろば
らばらになつていることに基づく。
以外のデータを伝送情報とする場合には、前述し
た整然とした順序どおりのチヤネルの配列が却つ
て不都合となる。これはPCM−30チヤネル方式
による一次群装置においてデータチヤネルを使用
する場合にチヤネル挿入順序がCCITTによつて
定められており、そのチヤネルの配列がむしろば
らばらになつていることに基づく。
第７図はCCITT（G737）で定められた優先順
位を示すシーケンス図であり、６，２２，３０…
等の数字はタイムスロツトNo.を示す。つまり、第
１、第２、第３…データチヤネルはそれぞれタイ
ムスロツト６，２２，３３…に割振つて伝送すべ
きことを定めている。このようなランダムな割振
りが要請されるのは、伝送路上の信号分布をなる
べく均等にしようという配慮があるからである。
なお、タイムスロツト１６は、伝送制御等の、デ
ータに関係のない信号の伝送に供されるため、全
体として31のタイムスロツトの順番が定められて
いる。このようにデータチヤネルの順番とタイム
スロツトの順番が一対一に対応しなくなると、第
５図の時分割多重・分割装置１０をそのままデー
タチヤネルにも用いることができなくなる。すな
わち、そのCCITTに則つたチヤネル組替え回路
を同図中のチヤネル割当て回路１１とチヤネルユ
ニツト１２の間に介在させることが必要となる。
勿論、データチヤネル専用の時分割多重・分離装
置１０を新たに創つてもよいが、未だデータチヤ
ネルの利用が十分でない現今では不経済である。
位を示すシーケンス図であり、６，２２，３０…
等の数字はタイムスロツトNo.を示す。つまり、第
１、第２、第３…データチヤネルはそれぞれタイ
ムスロツト６，２２，３３…に割振つて伝送すべ
きことを定めている。このようなランダムな割振
りが要請されるのは、伝送路上の信号分布をなる
べく均等にしようという配慮があるからである。
なお、タイムスロツト１６は、伝送制御等の、デ
ータに関係のない信号の伝送に供されるため、全
体として31のタイムスロツトの順番が定められて
いる。このようにデータチヤネルの順番とタイム
スロツトの順番が一対一に対応しなくなると、第
５図の時分割多重・分割装置１０をそのままデー
タチヤネルにも用いることができなくなる。すな
わち、そのCCITTに則つたチヤネル組替え回路
を同図中のチヤネル割当て回路１１とチヤネルユ
ニツト１２の間に介在させることが必要となる。
勿論、データチヤネル専用の時分割多重・分離装
置１０を新たに創つてもよいが、未だデータチヤ
ネルの利用が十分でない現今では不経済である。
このため、そのチヤネル組替え回路として、ゲ
ート論理回路を組むことを考えた。しかし、その
考え方によると、該ゲート論理回路の規模が非常
に大となり実用にならないという問題が生ずる。
ート論理回路を組むことを考えた。しかし、その
考え方によると、該ゲート論理回路の規模が非常
に大となり実用にならないという問題が生ずる。
本発明は上記問題点を解消したチヤネル組替え
回路を有する時分割多重・分離装置を提供するも
ので、その手段はチヤネルパルスおよびシートパ
ルスをアドレス入力として、一定の規則に従つ
て、変換されたチヤネルパルスおよびシートパル
スを出力するROM（Read Only Memory）をも
つて前記チヤネル組替え回路を構成するものであ
る。
回路を有する時分割多重・分離装置を提供するも
ので、その手段はチヤネルパルスおよびシートパ
ルスをアドレス入力として、一定の規則に従つ
て、変換されたチヤネルパルスおよびシートパル
スを出力するROM（Read Only Memory）をも
つて前記チヤネル組替え回路を構成するものであ
る。
チヤネルパルスおよびシートパルスによつて本
来特定されるチヤネルが、一定の規則に従えばど
のタイムスロツト（チヤネル）に設定されるべき
かを前記ROMに記憶させておくことにより、本
来のチヤネルパルスとシートパルスをアドレス入
力として、変換後のチヤネルパルスとシートパル
スが自動的に得られる。ROMを用いているの
で、複雑なゲート論理を組むことなく極めて小規
模に実現される。
来特定されるチヤネルが、一定の規則に従えばど
のタイムスロツト（チヤネル）に設定されるべき
かを前記ROMに記憶させておくことにより、本
来のチヤネルパルスとシートパルスをアドレス入
力として、変換後のチヤネルパルスとシートパル
スが自動的に得られる。ROMを用いているの
で、複雑なゲート論理を組むことなく極めて小規
模に実現される。
第１図は本発明に基づく時分割多重・分離装置
の一実施例を示す図である。なお、全図を通じて
同一の構成要素には同一の参照番号又は記号を付
して示す。なお、本図におけるチヤネルユニツト
１２′は第５図のチヤネルユニツト１２とはシー
ト構成が異なる。これは、データチヤネルを取扱
う場合、前記のチヤネルの入替えにより、第６図
に示すような少数（３つ）のチヤネルパルスでは
目的を達成できないからである。本図において特
に注目すべき部分は、時分割多重・分離装置４０
内にROMからなるチヤネル組替え回路（EXC）
４１を設けた点である。このチヤネル組替え回路
４１は既存のチヤネル割当て回路１１から出力さ
れる、本来のチヤネルを指定するためのチヤネル
パルス（CP）およびシートパルス（SP）を、上
記CCITTに基づく規則に適合したチヤネルを指
定するように変換されたチヤネルパルス（CP′）
およびシートパルス（SP′）に変換する。
の一実施例を示す図である。なお、全図を通じて
同一の構成要素には同一の参照番号又は記号を付
して示す。なお、本図におけるチヤネルユニツト
１２′は第５図のチヤネルユニツト１２とはシー
ト構成が異なる。これは、データチヤネルを取扱
う場合、前記のチヤネルの入替えにより、第６図
に示すような少数（３つ）のチヤネルパルスでは
目的を達成できないからである。本図において特
に注目すべき部分は、時分割多重・分離装置４０
内にROMからなるチヤネル組替え回路（EXC）
４１を設けた点である。このチヤネル組替え回路
４１は既存のチヤネル割当て回路１１から出力さ
れる、本来のチヤネルを指定するためのチヤネル
パルス（CP）およびシートパルス（SP）を、上
記CCITTに基づく規則に適合したチヤネルを指
定するように変換されたチヤネルパルス（CP′）
およびシートパルス（SP′）に変換する。
第２図は第１図のチヤネル組替え回路４１によ
つて組替えられたチヤネルの配列を示す図であ
り、該回路４１からのチヤネルパルス（CP′）お
よびシートパルス（SP′）を用いれば自動的に第
７図のシーケンスを満足することができる。例え
ば、このシーケンス６→２２→１４→３０…は、
タイムスロツト６→２２→１４→３０…に乗るべ
きデータチヤネルがCH６→CH２２→CH１４→
CH３０…であることを規定しており、SP′１が
出力されている状態で、チヤネルパルスCP′１→
CP′２→CP′３→CP′４が順次出力されたとする
と、チヤネルは自動的に組替えられ、CH６→
（CH２２）→CH１４→（CH３０）…が指定さ
れる。なお、（ ）内のチヤネルは、そのNo.が16
以上であり実際には、CH６→CH２１→CH１４
→CH２９…と指定される。この「16」は既述の
如くデータチヤネルに関係ないタイムスロツトで
あり（既述）、チヤネルNo.は１ずつ繰上がる。
つて組替えられたチヤネルの配列を示す図であ
り、該回路４１からのチヤネルパルス（CP′）お
よびシートパルス（SP′）を用いれば自動的に第
７図のシーケンスを満足することができる。例え
ば、このシーケンス６→２２→１４→３０…は、
タイムスロツト６→２２→１４→３０…に乗るべ
きデータチヤネルがCH６→CH２２→CH１４→
CH３０…であることを規定しており、SP′１が
出力されている状態で、チヤネルパルスCP′１→
CP′２→CP′３→CP′４が順次出力されたとする
と、チヤネルは自動的に組替えられ、CH６→
（CH２２）→CH１４→（CH３０）…が指定さ
れる。なお、（ ）内のチヤネルは、そのNo.が16
以上であり実際には、CH６→CH２１→CH１４
→CH２９…と指定される。この「16」は既述の
如くデータチヤネルに関係ないタイムスロツトで
あり（既述）、チヤネルNo.は１ずつ繰上がる。
第３図は第２図のチヤネル配列を実現する第１
図のチヤネル組替え回路４１の一例を示す回路図
である。本図において該回路４１はROM６１と
若干のゲート回路６２および６３からなる。
ROM６１のアドレス入力Ａ０〜Ａ７にはチヤネ
ル割当て回路１１からの出力（CP１〜CP３，
SP１〜SP５）がそのまま印加され、変換パルス
（CP′１〜CP′６，SP′１〜SP′５）をそのデータ出
力Ｄ０〜Ｄ７より、ゲート回路６２，６３を介し
て生成する。ゲート回路６２にはグループパルス
GPが共通に印加され、ゲート回路６３にはグル
ープパルスの反転出力が共通に印加され、GP
の論理に応じていずれか一方のゲート回路が開成
する。
図のチヤネル組替え回路４１の一例を示す回路図
である。本図において該回路４１はROM６１と
若干のゲート回路６２および６３からなる。
ROM６１のアドレス入力Ａ０〜Ａ７にはチヤネ
ル割当て回路１１からの出力（CP１〜CP３，
SP１〜SP５）がそのまま印加され、変換パルス
（CP′１〜CP′６，SP′１〜SP′５）をそのデータ出
力Ｄ０〜Ｄ７より、ゲート回路６２，６３を介し
て生成する。ゲート回路６２にはグループパルス
GPが共通に印加され、ゲート回路６３にはグル
ープパルスの反転出力が共通に印加され、GP
の論理に応じていずれか一方のゲート回路が開成
する。
第４図は第２図のチヤネル組替えに対応する第
３図中のアドレス入力Ａ０〜Ａ７およびデータ出
力Ｄ０〜Ｄ７の論理を示す論理パターン図であ
る。ただし一例を示したに過ぎない。
３図中のアドレス入力Ａ０〜Ａ７およびデータ出
力Ｄ０〜Ｄ７の論理を示す論理パターン図であ
る。ただし一例を示したに過ぎない。
以上説明したように本発明によれば、既存の音
声チヤネル専用の時分割多重・分離装置に単純な
ハードウエアを付加するのみで、CCITTに準拠
したデータチヤネルの多重・分離も容易且つ安
価、小規模に実現できる。
声チヤネル専用の時分割多重・分離装置に単純な
ハードウエアを付加するのみで、CCITTに準拠
したデータチヤネルの多重・分離も容易且つ安
価、小規模に実現できる。
第１図は本発明に基づく時分割多重・分離装置
の一実施例を示す図、第２図は第１図のチヤネル
組替え回路４１によつて組替えられたチヤネルの
配列を示す図、第３図は第２図のチヤネル配列を
実現する第１図のチヤネル組替え回路４１の一例
を示す回路図、第４図は第２図のチヤネル組替え
に対応する第３図中のアドレス入力Ａ０〜Ａ７お
よびデータ出力Ｄ０〜Ｄ７の論理を示す論理パタ
ーン図、第５図は従来の時分割多重・分離装置の
概要を示す図、第６図は第５図のチヤネルユニツ
ト１２内のチヤネル割当てを示すチヤネル配列
図、第７図はCCITT（G737）で定められた優先
順位を示すシーケンス図である。 １１……チヤネル割当て回路、１２′……チヤ
ネルユニツト、４０……時分割多重・分離装置、
４１……チヤネル組替え回路、６１……ROM、
CP１〜CP３……チヤネルパルス、SP１〜SP５
……シートパルス、CP′１〜CP′６……変換され
たチヤネルパルス、SP′１〜SP′５……変換され
たシートパルス、Dio……多重化又は分離される
入力データ、Dput……多重化又は分離された出力
データ、Ａ０〜Ａ７……アドレス入力、Ｄ０〜Ｄ
７……データ出力。
の一実施例を示す図、第２図は第１図のチヤネル
組替え回路４１によつて組替えられたチヤネルの
配列を示す図、第３図は第２図のチヤネル配列を
実現する第１図のチヤネル組替え回路４１の一例
を示す回路図、第４図は第２図のチヤネル組替え
に対応する第３図中のアドレス入力Ａ０〜Ａ７お
よびデータ出力Ｄ０〜Ｄ７の論理を示す論理パタ
ーン図、第５図は従来の時分割多重・分離装置の
概要を示す図、第６図は第５図のチヤネルユニツ
ト１２内のチヤネル割当てを示すチヤネル配列
図、第７図はCCITT（G737）で定められた優先
順位を示すシーケンス図である。 １１……チヤネル割当て回路、１２′……チヤ
ネルユニツト、４０……時分割多重・分離装置、
４１……チヤネル組替え回路、６１……ROM、
CP１〜CP３……チヤネルパルス、SP１〜SP５
……シートパルス、CP′１〜CP′６……変換され
たチヤネルパルス、SP′１〜SP′５……変換され
たシートパルス、Dio……多重化又は分離される
入力データ、Dput……多重化又は分離された出力
データ、Ａ０〜Ａ７……アドレス入力、Ｄ０〜Ｄ
７……データ出力。
Claims (1)
- 【特許請求の範囲】 １ チヤネルパルスとシートパルスによつて特定
されたチヤネル毎に、各タイムスロツト対応で入
力データを多重化又は分離した出力データを送出
するチヤネルユニツトと、前記チヤネルパルスお
よびシートパルスを生成し、各前記タイムスロツ
ト対応の前記チヤネルを割当てるチヤネル割当て
回路とを有する時分割多重・分離装置において、 前記チヤネル割当て回路からの前記チヤネルパ
ルスおよびシートパルスをアドレス入力とする
ROMを備え、該ROMのデータ出力より、予め
定めた規則に従つてチヤネル入替えするように変
換されたチヤネルパルスおよびシートパルスを送
出せしめ、該変換されたチヤネルパルスおよびシ
ートパルスをもつて前記チヤネルユニツト内の前
記チヤネルを特定することを特徴とする時分割多
重・分離装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10850484A JPS60253340A (ja) | 1984-05-30 | 1984-05-30 | 時分割多重・分離装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10850484A JPS60253340A (ja) | 1984-05-30 | 1984-05-30 | 時分割多重・分離装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60253340A JPS60253340A (ja) | 1985-12-14 |
| JPH0252897B2 true JPH0252897B2 (ja) | 1990-11-15 |
Family
ID=14486450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10850484A Granted JPS60253340A (ja) | 1984-05-30 | 1984-05-30 | 時分割多重・分離装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60253340A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0761524A (ja) * | 1993-06-15 | 1995-03-07 | Okamura Corp | 吊り下げ搬送装置の荷台昇降装置 |
-
1984
- 1984-05-30 JP JP10850484A patent/JPS60253340A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0761524A (ja) * | 1993-06-15 | 1995-03-07 | Okamura Corp | 吊り下げ搬送装置の荷台昇降装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60253340A (ja) | 1985-12-14 |
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