JPH0253103A - リンク式データ伝送ラインの子局 - Google Patents
リンク式データ伝送ラインの子局Info
- Publication number
- JPH0253103A JPH0253103A JP20437288A JP20437288A JPH0253103A JP H0253103 A JPH0253103 A JP H0253103A JP 20437288 A JP20437288 A JP 20437288A JP 20437288 A JP20437288 A JP 20437288A JP H0253103 A JPH0253103 A JP H0253103A
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- JP
- Japan
- Prior art keywords
- output
- input
- refresh
- program
- transmission line
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、リンク式データ伝送ラインにおける複数の
制御点を有する子局に関するものである。
制御点を有する子局に関するものである。
第３図はリンク式データ伝送ラインの子局の見取図であ
り、図中（１２）は電源ユニット、（１３）はＣＰＵユ
ニットを含めた人出力制御ユニット、（１４） 、 （
１６）はそれぞれ人出力制御ユニット（１３）に人力情
報を入力する入力ユニット、（Ｉｓ） 、 （１７）は
それぞれ入出力制御ユニット（１３）から出力情報を出
力する出力ユニット、（１８）は各ユニット（１２）〜
（１７）を装着する基本ベースで、該各ユニット（１２
）〜（１７）間のデータバスの役割をする。
り、図中（１２）は電源ユニット、（１３）はＣＰＵユ
ニットを含めた人出力制御ユニット、（１４） 、 （
１６）はそれぞれ人出力制御ユニット（１３）に人力情
報を入力する入力ユニット、（Ｉｓ） 、 （１７）は
それぞれ入出力制御ユニット（１３）から出力情報を出
力する出力ユニット、（１８）は各ユニット（１２）〜
（１７）を装着する基本ベースで、該各ユニット（１２
）〜（１７）間のデータバスの役割をする。
第４図は入出力制御ユニット（１３）のハードウェア構
成を示しており、図において、（１０１）はＣＰ Ｕ
（＋０２）の制御及び人出力制御を行うためのプログラ
ムが格納されたマイクロプログラムＲＯＭであり、Ｎｏ
、１入力ユニット制御用プログラム（ａ＋）、 Ｎｏ、
２出カニニツト制御用プログラム（ａ、）、・・・、
Ｎｏ、ｎ入力ユニット制御用プログラム（ａｎ）が書込
まれている入力部（１０３） と、Ｎ０１１出カニニツ
ト制御用プログラム（ｂ、）、 Ｎｏ、２出カニニツト
制御用プログラム（ｂ２）、・・・、 Ｎｏ、ｎ出力ユ
ニット制御用プログラム（ｂｎ）が書込まれている出力
部（１０４） とを備えている。（１０２）はマイクロ
プログラムを実行するＣＰＵ （中央演算処理装置）、
（１０５）は人出力制御ユニット（１３）と、人出力制
御の対象となる入出力ユニット（ｃ＋） 、 （Ｃ２）
、 （ｃ、） 。
成を示しており、図において、（１０１）はＣＰ Ｕ
（＋０２）の制御及び人出力制御を行うためのプログラ
ムが格納されたマイクロプログラムＲＯＭであり、Ｎｏ
、１入力ユニット制御用プログラム（ａ＋）、 Ｎｏ、
２出カニニツト制御用プログラム（ａ、）、・・・、
Ｎｏ、ｎ入力ユニット制御用プログラム（ａｎ）が書込
まれている入力部（１０３） と、Ｎ０１１出カニニツ
ト制御用プログラム（ｂ、）、 Ｎｏ、２出カニニツト
制御用プログラム（ｂ２）、・・・、 Ｎｏ、ｎ出力ユ
ニット制御用プログラム（ｂｎ）が書込まれている出力
部（１０４） とを備えている。（１０２）はマイクロ
プログラムを実行するＣＰＵ （中央演算処理装置）、
（１０５）は人出力制御ユニット（１３）と、人出力制
御の対象となる入出力ユニット（ｃ＋） 、 （Ｃ２）
、 （ｃ、） 。
・・・、 （Ｃｎ）とを結ぶ入出力インタフェースで
あり（Ｃ＋＋）、（Ｃ２＋）、（Ｃｓｔ）ｓ”、 （Ｃ
ｎ＋）はそれぞれ入出力ユニット（（＋） 、 （Ｃ２
ンＡＣ３）、 ・、 （ｃｌｌ）ノ＊Ｊ御点を示す、
（１０６）は情報−時記憶手段を有する伝送ラインイ
ンタフェースである。
あり（Ｃ＋＋）、（Ｃ２＋）、（Ｃｓｔ）ｓ”、 （Ｃ
ｎ＋）はそれぞれ入出力ユニット（（＋） 、 （Ｃ２
ンＡＣ３）、 ・、 （ｃｌｌ）ノ＊Ｊ御点を示す、
（１０６）は情報−時記憶手段を有する伝送ラインイ
ンタフェースである。
第５図は入出力制御を複数制御点に対して行う場合のフ
ローチャートである。図において、ステップ（５）は、
各制御点に対応するユニットが、入力制御を行う入カニ
ニットか出力制御を行う出力ユニットかを判別する判断
分岐、ステップ（１０）と（１１）は、判断分岐（５）
により実行される入力制御用プログラム及び出力制御用
プログラムである。以下、このようなプログラムが人出
力制御点数分速なっている。
ローチャートである。図において、ステップ（５）は、
各制御点に対応するユニットが、入力制御を行う入カニ
ニットか出力制御を行う出力ユニットかを判別する判断
分岐、ステップ（１０）と（１１）は、判断分岐（５）
により実行される入力制御用プログラム及び出力制御用
プログラムである。以下、このようなプログラムが人出
力制御点数分速なっている。
次に動作について説明する。上記伝送ラインインタフェ
ース（１０Ｂ）は、情報−時記憶手段を有している。リ
ンク式伝送ラインを巡回する情報のうち当該子局に対応
するものが親局により変更されると、この情報が当該子
局に到達したとき情報−時記憶手段の当該記憶内容を更
新する。これは子局に付属する当該比カニニットに伝え
られる。
ース（１０Ｂ）は、情報−時記憶手段を有している。リ
ンク式伝送ラインを巡回する情報のうち当該子局に対応
するものが親局により変更されると、この情報が当該子
局に到達したとき情報−時記憶手段の当該記憶内容を更
新する。これは子局に付属する当該比カニニットに伝え
られる。
方、子局に付属する入カニニットから送られて来る情報
に変更があると、情報−時記憶手段の記憶している記憶
内容のうち該当する入力情報を更新する。リンク式伝送
ラインを巡回する当該子局に対応する情報が当該子局に
到達したと幹リンク式伝送ラインを巡回する当該子局の
当該情報を更新し、再びリンク式伝送ライン内を巡回さ
せる。以上のように常にリンク式伝送ライン内を巡回す
るデータを更新したり、リンク式伝送ライン内を巡回す
るデータを親局が変更したとき、これを子局が受けて所
定の動作を行うことをＩ１０リフレッシュど称する。
に変更があると、情報−時記憶手段の記憶している記憶
内容のうち該当する入力情報を更新する。リンク式伝送
ラインを巡回する当該子局に対応する情報が当該子局に
到達したと幹リンク式伝送ラインを巡回する当該子局の
当該情報を更新し、再びリンク式伝送ライン内を巡回さ
せる。以上のように常にリンク式伝送ライン内を巡回す
るデータを更新したり、リンク式伝送ライン内を巡回す
るデータを親局が変更したとき、これを子局が受けて所
定の動作を行うことをＩ１０リフレッシュど称する。
従来における上記Ｉ１０リフレッシュの実行は、第４図
のハードウェア構成で行われ、ＲＯＭ（１０１）上に格
納されたＩ１０リフレッシュ用プログラムをＣＰ Ｕ
（１０２）で実行することにより、人出力インタフェー
ス（１０５）を介して、人出力制御を行うものである。
のハードウェア構成で行われ、ＲＯＭ（１０１）上に格
納されたＩ１０リフレッシュ用プログラムをＣＰ Ｕ
（１０２）で実行することにより、人出力インタフェー
ス（１０５）を介して、人出力制御を行うものである。
又、複数の制御点（ｃｌｌ） 、 （Ｃ２１） 。
（Ｃ３１）、・・・、 （ｃｎ＋）があるとき第５図
のソフトウェアフローチャートのように、 Ｉｌｏ リ
フレッシュ実行に当って、判断分岐（５）によりある制
御点に対応するユニットが入カニニットか出力ユニット
かを判別し、入力ユニットであれば入力制御用プログラ
ムを実行し、出力ユニットであれば出力制御用プログラ
ム（１１）を実行するというように各制御点毎に以上の
ステップ（５）と（１０）又は（１１）の動作を行い、
全制御点分行うことにより１回分の処理を完了していた
。
のソフトウェアフローチャートのように、 Ｉｌｏ リ
フレッシュ実行に当って、判断分岐（５）によりある制
御点に対応するユニットが入カニニットか出力ユニット
かを判別し、入力ユニットであれば入力制御用プログラ
ムを実行し、出力ユニットであれば出力制御用プログラ
ム（１１）を実行するというように各制御点毎に以上の
ステップ（５）と（１０）又は（１１）の動作を行い、
全制御点分行うことにより１回分の処理を完了していた
。
従来の人出力制御はＲＯＭ （１０１）エリアのあらか
じめ固定されたプログラムを利用して行うために、ユー
ザにより任意の位置にフレキシブルに装着される入力ユ
ニットまたは出力ユニットに対して、上記第５図のフロ
ーチャートのように人力か出力かという分岐（５）を設
け、それぞれに対する入力制御用プログラム又は出力制
御用プログラムを準備し、そのいずれを実行するかは上
記の判断分岐（５）の結果によるようにしている。この
ため、判断分岐（５）の入力か出力かという判別を各制
御点毎に実行しなければならないために、実際のＩ１０
リフレッシュが高速にできないという課題があった。
じめ固定されたプログラムを利用して行うために、ユー
ザにより任意の位置にフレキシブルに装着される入力ユ
ニットまたは出力ユニットに対して、上記第５図のフロ
ーチャートのように人力か出力かという分岐（５）を設
け、それぞれに対する入力制御用プログラム又は出力制
御用プログラムを準備し、そのいずれを実行するかは上
記の判断分岐（５）の結果によるようにしている。この
ため、判断分岐（５）の入力か出力かという判別を各制
御点毎に実行しなければならないために、実際のＩ１０
リフレッシュが高速にできないという課題があった。
この発、明は上記のような課題を解消するためになされ
たもので、入出力ＩＩＪ御時に人力か出力かという判別
を行わなくてもよいリンク式データ伝送ラインの子局を
得ることを目的とする。
たもので、入出力ＩＩＪ御時に人力か出力かという判別
を行わなくてもよいリンク式データ伝送ラインの子局を
得ることを目的とする。
この発明に係るリンク式データ伝送ラインの子局は、伝
送ラインインタフェースと、人力制御用プログラムおよ
び出力制御用プログラムを格納するＲＯＭと、このＲＯ
Ｍ内に記憶されているプログラムを実処理の順に連続に
記憶するＲＡＭと、複数の入カニニット、出力ユニット
およびこれらの間の情報の授受を制御するＣＰＵとを備
えたものである。
送ラインインタフェースと、人力制御用プログラムおよ
び出力制御用プログラムを格納するＲＯＭと、このＲＯ
Ｍ内に記憶されているプログラムを実処理の順に連続に
記憶するＲＡＭと、複数の入カニニット、出力ユニット
およびこれらの間の情報の授受を制御するＣＰＵとを備
えたものである。
（作 用〕
この発明においては、あらかじめ人出力ユニットの装着
状況を見て、それに対応したＩ１０リフレッシュ用プロ
グラムをＲＡＭ上に構成しておき、その後のＩｌｏ リ
フレッシュ時には人出力の判別を行うことなしにＲＡＭ
上のＩ１０リフレッシュ用プログラムを順次実行するこ
とにより、高速Ｉ１０ リフレッシュを実現する。
状況を見て、それに対応したＩ１０リフレッシュ用プロ
グラムをＲＡＭ上に構成しておき、その後のＩｌｏ リ
フレッシュ時には人出力の判別を行うことなしにＲＡＭ
上のＩ１０リフレッシュ用プログラムを順次実行するこ
とにより、高速Ｉ１０ リフレッシュを実現する。
この発明に係わる入出力制御ユニットは、ユーザーがベ
ースに任意に入カニニットまたは出力ユニットの装着を
行ったとき、初回だけ従来のように各制御点毎に人力か
出力かの判断を行い、入力のときはＲＯＭ内の入力制御
用プログラムのうち該当点番のプログラムを呼び出し、
出力のときはＲＯＭ内の出力制御用プログラムのうち該
当点番のプログラムを呼び出すようにするが、２回目以
降は１回目で呼び出したプログラムをその順序で別のＲ
ＡＭに記憶しておいたものを用い実行するようにした。
ースに任意に入カニニットまたは出力ユニットの装着を
行ったとき、初回だけ従来のように各制御点毎に人力か
出力かの判断を行い、入力のときはＲＯＭ内の入力制御
用プログラムのうち該当点番のプログラムを呼び出し、
出力のときはＲＯＭ内の出力制御用プログラムのうち該
当点番のプログラムを呼び出すようにするが、２回目以
降は１回目で呼び出したプログラムをその順序で別のＲ
ＡＭに記憶しておいたものを用い実行するようにした。
第１図はこの発明の一実施例を示すハードウェア構成図
、第２図はそれを実行するためのソフトウェアフローチ
ャートである。第１図のハードウェア構成図において、
第４図と同一符合は同一部を示す。図中、（１１０）は
ＲＯＭ （１０１）上に格納された入出力ユニット制御
用プログラム（ａ、） 、 （ａ２） 。
、第２図はそれを実行するためのソフトウェアフローチ
ャートである。第１図のハードウェア構成図において、
第４図と同一符合は同一部を示す。図中、（１１０）は
ＲＯＭ （１０１）上に格納された入出力ユニット制御
用プログラム（ａ、） 、 （ａ２） 。
”’ 、（ａｎ） 、（ｂ＋） 、（１１２） 、””
、（ｌｌｎ）を実行順序の順に連続に記憶するＲＡＭ
であり、この第１図ではＮｏ、１入力ユニット制御用プ
ログラム（ａ、） 、Ｎｏ、２出カニニツト制御用プロ
グラム（ｂ２）、 Ｎｏ、３入力ユニット制御用プログ
ラム（ａ、）、・・・、 Ｎｏ、ｎ出力ユニット制御用
プログラム（ｂｎ）の順にロードされている場合を示し
ている。
、（ｌｌｎ）を実行順序の順に連続に記憶するＲＡＭ
であり、この第１図ではＮｏ、１入力ユニット制御用プ
ログラム（ａ、） 、Ｎｏ、２出カニニツト制御用プロ
グラム（ｂ２）、 Ｎｏ、３入力ユニット制御用プログ
ラム（ａ、）、・・・、 Ｎｏ、ｎ出力ユニット制御用
プログラム（ｂｎ）の順にロードされている場合を示し
ている。
第２図のソフトウェアフローチャートにおいて、ステッ
プ（５）は人出力の判別をする判断分岐であり、ステッ
プ（８） 、 （７）でそれぞれＲＯＭ（１０１）上に
格納された入出力制御用プログラム（ａ、）〜（ａｎ）
、 （ｂ＋）〜（ｂｎ）をＲＡ Ｍ （１１０）上に
ロードする。以下ステップ（５） 、 （８） 、 （
９）でも上記と同様の判別及びロードを行い、これを各
制御点毎に行っている。またステップ（１０） 、 （
ｌｌａ）は上記のようにＲＯＭ （１０１）よりロード
されたＲ Ａ Ｍ （１１０）上のＩ１０リフレッシュ
用プログラムであり、従来技術の第５図中のステップ（
１０） 、 （ｌｌａ）に相当する。
プ（５）は人出力の判別をする判断分岐であり、ステッ
プ（８） 、 （７）でそれぞれＲＯＭ（１０１）上に
格納された入出力制御用プログラム（ａ、）〜（ａｎ）
、 （ｂ＋）〜（ｂｎ）をＲＡ Ｍ （１１０）上に
ロードする。以下ステップ（５） 、 （８） 、 （
９）でも上記と同様の判別及びロードを行い、これを各
制御点毎に行っている。またステップ（１０） 、 （
ｌｌａ）は上記のようにＲＯＭ （１０１）よりロード
されたＲ Ａ Ｍ （１１０）上のＩ１０リフレッシュ
用プログラムであり、従来技術の第５図中のステップ（
１０） 、 （ｌｌａ）に相当する。
次に上記実施例の動作を第１図、第２図を参照しながら
説明する。第１図はハードウェア構成を示すもので、個
々のプログラムはＲ，ＯＭ （１０１）上に格納されて
いるが、実際、常時サイクリックに実行されるＩ１０リ
フレッシュはＲＡ Ｍ （１１０）上に格納されている
Ｉ１０リフレッシュ用プログラムサブルーチンを順次コ
ールし実行することにより行われ、ＣＰ Ｕ （１０２
） と入出力インタフェース（１０５） との間で入
出力情報の送受信が行われる。
説明する。第１図はハードウェア構成を示すもので、個
々のプログラムはＲ，ＯＭ （１０１）上に格納されて
いるが、実際、常時サイクリックに実行されるＩ１０リ
フレッシュはＲＡ Ｍ （１１０）上に格納されている
Ｉ１０リフレッシュ用プログラムサブルーチンを順次コ
ールし実行することにより行われ、ＣＰ Ｕ （１０２
） と入出力インタフェース（１０５） との間で入
出力情報の送受信が行われる。
又、ＲＡ Ｍ （１１０）上に格納されたＩ１０リフレ
ッシュ用プログラムは第２図のソフトウェアフローチャ
ートに示した如く、ステップ（５）で人力か出力かとい
う判別を行い、それに従いステップ（６）でＲＯＭ （
１０１）上からＲＡ Ｍ （１１０）上へ入力制御用プ
ログラムをロードするかステップ（７）で出力制御用プ
ログラムをロードするかのいずれかを実行する。以下、
ステップ（５）とステップ（８）又はステップ（９）で
上記と同様の動作を全制御点に対して行う。初回だけは
上記のように作動するが、２回目以降は各入出力制御点
単位にＲＡ Ｍ （１１０）上に作成されたステップ
（１０）の入力制御用プログラム及びステップ（ｌｌａ
）の出力制御用プログラム等のプログラムの集まりをサ
イクリックに常時Ｉ１０ リフレッシュ時に実行するこ
とにより、高速なＩｌｏ リフレッシュを実現している
。
ッシュ用プログラムは第２図のソフトウェアフローチャ
ートに示した如く、ステップ（５）で人力か出力かとい
う判別を行い、それに従いステップ（６）でＲＯＭ （
１０１）上からＲＡ Ｍ （１１０）上へ入力制御用プ
ログラムをロードするかステップ（７）で出力制御用プ
ログラムをロードするかのいずれかを実行する。以下、
ステップ（５）とステップ（８）又はステップ（９）で
上記と同様の動作を全制御点に対して行う。初回だけは
上記のように作動するが、２回目以降は各入出力制御点
単位にＲＡ Ｍ （１１０）上に作成されたステップ
（１０）の入力制御用プログラム及びステップ（ｌｌａ
）の出力制御用プログラム等のプログラムの集まりをサ
イクリックに常時Ｉ１０ リフレッシュ時に実行するこ
とにより、高速なＩｌｏ リフレッシュを実現している
。
（発明の効果）
以上のようにこの発明はＲ，Ａ ＭをＩ１０構成がフレ
キシブルに変わるＩｌｏ リフレッシュ用プログラムの
格納に用い、これをサブルーチンコールすることで入出
力判別のいらないＩｌｏ リフレッシュを行うことがで
きるもので、より高速なＩ１０リフレッシュを実現する
ことができる。
キシブルに変わるＩｌｏ リフレッシュ用プログラムの
格納に用い、これをサブルーチンコールすることで入出
力判別のいらないＩｌｏ リフレッシュを行うことがで
きるもので、より高速なＩ１０リフレッシュを実現する
ことができる。
Ｎ１図はこの発明の一実施例を示す構成図、第２図はそ
の動作を示すフローチャート、第３図は上記を説明する
ための全体構成図、第４図は従来の構成図、第５図はそ
の動作を示す従来のフローチャートである。 （１０１） ・・・ＲＯＭ （１０２） ・・・ＣＰＵ （ｔＯａ）・・・伝送ラインインタフェース（１１０）
・・・ＲＡＭ なお、各図中同一符号は同−又は相当部分を示す。
の動作を示すフローチャート、第３図は上記を説明する
ための全体構成図、第４図は従来の構成図、第５図はそ
の動作を示す従来のフローチャートである。 （１０１） ・・・ＲＯＭ （１０２） ・・・ＣＰＵ （ｔＯａ）・・・伝送ラインインタフェース（１１０）
・・・ＲＡＭ なお、各図中同一符号は同−又は相当部分を示す。
Claims (1)
- 伝送ラインインタフェースと、入力制御用プログラム
および出力制御用プログラムを格納するＲＯＭと、この
ＲＯＭ内に記憶されているプログラムを実処理の順に連
続に記憶するＲＡＭと、複数の入力ユニット、出力ユニ
ットおよびこれらの間の情報の授受を制御するＣＰＵと
を備えたことを特徴とするリンク式データ伝送ラインの
子局。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20437288A JPH0253103A (ja) | 1988-08-17 | 1988-08-17 | リンク式データ伝送ラインの子局 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20437288A JPH0253103A (ja) | 1988-08-17 | 1988-08-17 | リンク式データ伝送ラインの子局 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0253103A true JPH0253103A (ja) | 1990-02-22 |
Family
ID=16489426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20437288A Pending JPH0253103A (ja) | 1988-08-17 | 1988-08-17 | リンク式データ伝送ラインの子局 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0253103A (ja) |
-
1988
- 1988-08-17 JP JP20437288A patent/JPH0253103A/ja active Pending
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