JPH0253152A - キャッシュメモリ制御装置 - Google Patents
キャッシュメモリ制御装置Info
- Publication number
- JPH0253152A JPH0253152A JP63204385A JP20438588A JPH0253152A JP H0253152 A JPH0253152 A JP H0253152A JP 63204385 A JP63204385 A JP 63204385A JP 20438588 A JP20438588 A JP 20438588A JP H0253152 A JPH0253152 A JP H0253152A
- Authority
- JP
- Japan
- Prior art keywords
- cache
- data
- memory
- cache memory
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、コンピュータシステム等で用いられるキャ
ッシュメモリ制御装置、特にそのヒツト率の向上に関す
る。
ッシュメモリ制御装置、特にそのヒツト率の向上に関す
る。
［従来の技術］
一般に、高速プロセッサの動作遅延を防ぐため、低速で
ある主メモリとは別に、小容量の高速ローカルバッファ
であるキャッシュメモリを設けることがある。キャッシ
ュメモリは、主メモリ内の使用頻度の高いデータ、ある
いは最後に使用されたデータ等を格納しておき、プロセ
ッサがメモリアクセスする際に、必要なデータがこのキ
ャッシュメモリ内にあれば、時間のかかる主メモリへの
アクセスが不要となってシステムの性能が向上する。
ある主メモリとは別に、小容量の高速ローカルバッファ
であるキャッシュメモリを設けることがある。キャッシ
ュメモリは、主メモリ内の使用頻度の高いデータ、ある
いは最後に使用されたデータ等を格納しておき、プロセ
ッサがメモリアクセスする際に、必要なデータがこのキ
ャッシュメモリ内にあれば、時間のかかる主メモリへの
アクセスが不要となってシステムの性能が向上する。
第２図はこの関係を示す公知文献、例えば「日経エレク
トロニクスＪ Ｎｏ、３８６ ｐ２０４〜２０７ （１
９８６−１−１１、日経マグロウヒル社発行）に示され
た概念の構成ブロック図、第３図は従来のダイレクトマ
ツブト命令専用キャッシュメモリの構成ブロック図であ
る。
トロニクスＪ Ｎｏ、３８６ ｐ２０４〜２０７ （１
９８６−１−１１、日経マグロウヒル社発行）に示され
た概念の構成ブロック図、第３図は従来のダイレクトマ
ツブト命令専用キャッシュメモリの構成ブロック図であ
る。
第２図及び第３図において、プロセッサ（１３）は、ア
ドレス信号（１）をキャッシュメモリ（１４）と主メモ
リ （１５）に与える一方、キャッジメモリ（１４）に
はコード／データ識別信号（２）を送る。これらの応答
は、キャッシュメモリ（１４）又は主メモリ（１５）か
らデータ信号（１０）としてプロセッサ（１３）に伝え
られる。ここで、キャッシュメモリ（１４）は、第３図
に詳細に示されるように、タグメモリ（３）、キャッシ
ュメモリ内のデータが有効であることを示すバリッドピ
ット（４）、データメモリ（５）、タグ比較器（６）及
びプロセッサ（１３）が要求するデータを選択するデー
タマルチプレクサ（７）等の機能部分を備えている。
ドレス信号（１）をキャッシュメモリ（１４）と主メモ
リ （１５）に与える一方、キャッジメモリ（１４）に
はコード／データ識別信号（２）を送る。これらの応答
は、キャッシュメモリ（１４）又は主メモリ（１５）か
らデータ信号（１０）としてプロセッサ（１３）に伝え
られる。ここで、キャッシュメモリ（１４）は、第３図
に詳細に示されるように、タグメモリ（３）、キャッシ
ュメモリ内のデータが有効であることを示すバリッドピ
ット（４）、データメモリ（５）、タグ比較器（６）及
びプロセッサ（１３）が要求するデータを選択するデー
タマルチプレクサ（７）等の機能部分を備えている。
このような構成において、プロセッサ（１３）のリード
サイクル中、アドレス信号（１）のＡ−からＡ、ｅ＋ｉ
がタグメモリ （３）とデータメモリ（５）の入力アド
レスとなり、タグ比較器（６）は、タグメモリ（３）の
出力及びバリッドピット（４）、並びにアドレス信号（
１）のＡｎからＡｉ＋１により、ヒツトしたか否かの判
定を行い、ヒツト／ミス信号を出力する。アドレス信号
（１）の入力アドレスＡＩからＡＪｕｌがメモリ内に格
納されており、ヒツトした場合は、データメモリ（５）
よりの出力により、データマルチプレクサ（７）でプロ
セッサ（１３）が要求するデータが選択されて、データ
信号（１０）としてプロセッサ（１３）へ信号が返送さ
れる。
サイクル中、アドレス信号（１）のＡ−からＡ、ｅ＋ｉ
がタグメモリ （３）とデータメモリ（５）の入力アド
レスとなり、タグ比較器（６）は、タグメモリ（３）の
出力及びバリッドピット（４）、並びにアドレス信号（
１）のＡｎからＡｉ＋１により、ヒツトしたか否かの判
定を行い、ヒツト／ミス信号を出力する。アドレス信号
（１）の入力アドレスＡＩからＡＪｕｌがメモリ内に格
納されており、ヒツトした場合は、データメモリ（５）
よりの出力により、データマルチプレクサ（７）でプロ
セッサ（１３）が要求するデータが選択されて、データ
信号（１０）としてプロセッサ（１３）へ信号が返送さ
れる。
一方、ミスした場合は、主メモリ（１５）から入力アド
レスに相当するデータがデータメモリ（５）に転送され
、その結果タグメモリ（３）の格納内容が更新され、こ
れによりバリッドピット（４）が有意信号を発するので
、ヒツトした場合と同様な経路を経て、プロセッサ（１
３）に要求データが返送される。
レスに相当するデータがデータメモリ（５）に転送され
、その結果タグメモリ（３）の格納内容が更新され、こ
れによりバリッドピット（４）が有意信号を発するので
、ヒツトした場合と同様な経路を経て、プロセッサ（１
３）に要求データが返送される。
ここで、キャッシュメモリ（１４）は命令専用であるた
め、プロセッサ（１３）からのコード／データ識別信号
（２）が命令コード以外のデータである場合は、キャッ
シュイネーブル信号（９）が無意となり、キャッシュ動
作は行われず、プロセッサ（１３）は、主メモリ（１５
）へ直接アクセスすることになる。
め、プロセッサ（１３）からのコード／データ識別信号
（２）が命令コード以外のデータである場合は、キャッ
シュイネーブル信号（９）が無意となり、キャッシュ動
作は行われず、プロセッサ（１３）は、主メモリ（１５
）へ直接アクセスすることになる。
［発明が解決しようとする課題］
従来のキャッシュメモリ制御装置は、以上のような構成
であったので、命令フェッチ動作に対するヒツト率向上
を図るために命令専用キャッシュとした場合に、命令コ
ード以外のデータに対してキャッシュ動作を行えないと
いう問題があった。
であったので、命令フェッチ動作に対するヒツト率向上
を図るために命令専用キャッシュとした場合に、命令コ
ード以外のデータに対してキャッシュ動作を行えないと
いう問題があった。
この発明は、かかる問題点を解決することを課題として
なされたもので、命令フェッチ動作に対するヒツト率が
命令専用キャッシュと同等であり、かつ命令コード以外
のデータに対してもキャッシュ動作が行えるキャッシュ
メモリ制御装置を得ることを目的とする。
なされたもので、命令フェッチ動作に対するヒツト率が
命令専用キャッシュと同等であり、かつ命令コード以外
のデータに対してもキャッシュ動作が行えるキャッシュ
メモリ制御装置を得ることを目的とする。
［課題を解決するための手段］
この発明に係るキャッシュメモリ制御装置は、キャッシ
ュメモリ内に付加されて、メモリ内に格納されているデ
ータが命令コードであることを示すコードビットと、こ
のコードビット及びバリッドピット、並びにプロセッサ
のコード／データ識別信号の王者を入力してキャッシュ
動作を行うか否かを判別するキャッシュイネーブル判定
回路とを有するものである。
ュメモリ内に付加されて、メモリ内に格納されているデ
ータが命令コードであることを示すコードビットと、こ
のコードビット及びバリッドピット、並びにプロセッサ
のコード／データ識別信号の王者を入力してキャッシュ
動作を行うか否かを判別するキャッシュイネーブル判定
回路とを有するものである。
［作用］
この発明によるキャッシュイネーブル判定回路は、プロ
セッサが要求するデータが命令コード以外のデータであ
っても、キャッシュメモリ内に無効あるいは命令コード
以外のデータが格納されていれば、すなわちキャッシュ
動作を起動するため、命令コマンド以外のデータに対す
るアクセススピードが向上する。
セッサが要求するデータが命令コード以外のデータであ
っても、キャッシュメモリ内に無効あるいは命令コード
以外のデータが格納されていれば、すなわちキャッシュ
動作を起動するため、命令コマンド以外のデータに対す
るアクセススピードが向上する。
プロセッサが要求するコマンドが命令コードである場合
は、命令専用キャッシュと同等のヒツト率となる。
は、命令専用キャッシュと同等のヒツト率となる。
［実施例］
以下に、この発明の一実施例を第１図に基づいて説明す
る。図中、第２図及び第３図と同一部分は同一符号をも
って示されている。
る。図中、第２図及び第３図と同一部分は同一符号をも
って示されている。
第１図に示す通り、この発明では、データメモリ（５）
内に格納されているデータが命令コードであることを示
すためのコードビット（１１）がタグメモリ（３）に付
設されると共に、キャッシュイネーブル判定回路（１２
）が設けられる。このキャッシュイネーブル判定回路（
１２）は、プロセッサ（１３）の発するコード／データ
識別信号（２）と、キャッシュメモリのバリッドピット
（４）及びコードビット（１１）とを入力して、キャッ
シュイネーブル信号（９）を出力する。
内に格納されているデータが命令コードであることを示
すためのコードビット（１１）がタグメモリ（３）に付
設されると共に、キャッシュイネーブル判定回路（１２
）が設けられる。このキャッシュイネーブル判定回路（
１２）は、プロセッサ（１３）の発するコード／データ
識別信号（２）と、キャッシュメモリのバリッドピット
（４）及びコードビット（１１）とを入力して、キャッ
シュイネーブル信号（９）を出力する。
この様な構成によるキャッシュメモリ制御装置において
は、プロセッサ（１３）のリードサイクルにおいて、プ
ロセッサ（１３）からのコード／データ識別信号（２）
が命令コードである場合は、従来の命令専用キャッシュ
と同様な動作を行う。
は、プロセッサ（１３）のリードサイクルにおいて、プ
ロセッサ（１３）からのコード／データ識別信号（２）
が命令コードである場合は、従来の命令専用キャッシュ
と同様な動作を行う。
しかしながら、プロセッサ（１３）からのコード／デー
タ識別信号（２）が、命令コード以外のデータである場
合は次の二通りの動作を行う。すなわちその１つは、キ
ャッシュイネーブル判定回路（１２）が、キャッシュメ
モリのバリッドピット（４）とコードビット（１１）よ
りの信号を入力して、データメモリ （５）に格納され
ているデータが有効である命令コードであると判定した
場合であり、この場合、キャッシュイネーブル判定回路
（１２）は、キャッシュイネーブル信号（９）を無意と
し、プロセッサ（１３）は主メモリ（１５）に直接アク
セスする。
タ識別信号（２）が、命令コード以外のデータである場
合は次の二通りの動作を行う。すなわちその１つは、キ
ャッシュイネーブル判定回路（１２）が、キャッシュメ
モリのバリッドピット（４）とコードビット（１１）よ
りの信号を入力して、データメモリ （５）に格納され
ているデータが有効である命令コードであると判定した
場合であり、この場合、キャッシュイネーブル判定回路
（１２）は、キャッシュイネーブル信号（９）を無意と
し、プロセッサ（１３）は主メモリ（１５）に直接アク
セスする。
他の１つは、キャッシュイネーブル判定回路（１２）が
、データメモリ（５）に格納されているデータが、無効
か命令コード以外のデータであると判定した場合であり
、この場合、キャッシュイネーブル判定回路（１２）は
キャッシュイネーブル信号（９）を、有意とし、通常の
キャッシュ動作を行い、プロセッサ（１３）の求めるデ
ータを高速処理によりデータ信号（１０）として返送す
る。
、データメモリ（５）に格納されているデータが、無効
か命令コード以外のデータであると判定した場合であり
、この場合、キャッシュイネーブル判定回路（１２）は
キャッシュイネーブル信号（９）を、有意とし、通常の
キャッシュ動作を行い、プロセッサ（１３）の求めるデ
ータを高速処理によりデータ信号（１０）として返送す
る。
上記の通り、この発明によれば、プロセッサ（１３）か
らの要求データが命令コードである場合は従来同様高速
キャッシュ動作を行うと共に、命令コード以外である場
合もキャッシュ動作を行うので、全体としてのヒツト率
が向上し、命令コード以外のデータに対するアクセスス
ピードが向上するものとなる。
らの要求データが命令コードである場合は従来同様高速
キャッシュ動作を行うと共に、命令コード以外である場
合もキャッシュ動作を行うので、全体としてのヒツト率
が向上し、命令コード以外のデータに対するアクセスス
ピードが向上するものとなる。
なお、上記の実施例では、ダイレクトマツブト方式のキ
ャッシュメモリについて説明したが、フルアソシアティ
ブ・キャッシュ、セットアリシアティブ・キャッシュ等
、他の方式のキャッシュメモリについても用いることが
できることは勿論である。
ャッシュメモリについて説明したが、フルアソシアティ
ブ・キャッシュ、セットアリシアティブ・キャッシュ等
、他の方式のキャッシュメモリについても用いることが
できることは勿論である。
［発明の効果コ
この発明は、以上説明したとおり、キャッシュメモリに
コードビットを付加し、キャッシュイネーブル判定回路
を設けた構造としたことにより、キャッシュメモリに格
納されたデータが無効あるいは命令コード以外のデータ
である場合は、プロセッサの要求データが命令コードで
あるか否かに限らずキャッシュ動作を行うように構成し
、従来の命令専用キャッシュを用いた場合に比較して、
命令コード以外のデータに対するアクセススピードが向
上する効果がある。
コードビットを付加し、キャッシュイネーブル判定回路
を設けた構造としたことにより、キャッシュメモリに格
納されたデータが無効あるいは命令コード以外のデータ
である場合は、プロセッサの要求データが命令コードで
あるか否かに限らずキャッシュ動作を行うように構成し
、従来の命令専用キャッシュを用いた場合に比較して、
命令コード以外のデータに対するアクセススピードが向
上する効果がある。
第１図はこの発明の一実施例によるキャッシュメモリ制
御装置の構成ブロック図、第２図は命令キャッシュを用
いたメモリシステムのブロック図、第３図は従来の命令
専用キャッシュメモリ制御装置の構成ブロック図である
。 図において、（１）はアドレス信号、（２）はコード／
データ識別信号、（３）はタグメモリ、（４）はバリッ
ドピット、（５）はデータメモリ、（７）はデータマル
チプレクサ、（９）はキャッシュイネーブル信号、（１
１）はコードビット、（１２）はキャッシュイネーブル
判定回路、（１３）はプロセッサ、（１４）はキャッシ
ュメモリ、（１５）は主メモリである。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 弁理士 大 岩 増 雄 （他 ２名） メモリシステムのブロック図 第２図 ５：データメモリ 実施例のキャッジ−メモリ制御装置のブロック図第１図 従来のキャンシーメモリ制御装置のブロック図第３図 手 続 補 正 書（自発） ５、補正の対象 千成１１ 年２ 彦２ 日 明細書の発明の詳細な説明の欄。 ６、補正の内容 ３、補正をする者 ム
御装置の構成ブロック図、第２図は命令キャッシュを用
いたメモリシステムのブロック図、第３図は従来の命令
専用キャッシュメモリ制御装置の構成ブロック図である
。 図において、（１）はアドレス信号、（２）はコード／
データ識別信号、（３）はタグメモリ、（４）はバリッ
ドピット、（５）はデータメモリ、（７）はデータマル
チプレクサ、（９）はキャッシュイネーブル信号、（１
１）はコードビット、（１２）はキャッシュイネーブル
判定回路、（１３）はプロセッサ、（１４）はキャッシ
ュメモリ、（１５）は主メモリである。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 弁理士 大 岩 増 雄 （他 ２名） メモリシステムのブロック図 第２図 ５：データメモリ 実施例のキャッジ−メモリ制御装置のブロック図第１図 従来のキャンシーメモリ制御装置のブロック図第３図 手 続 補 正 書（自発） ５、補正の対象 千成１１ 年２ 彦２ 日 明細書の発明の詳細な説明の欄。 ６、補正の内容 ３、補正をする者 ム
Claims (1)
- プロセッサの指示によりキャッシュメモリ内の該当デ
ータをプロセッサへ送出し、該当データが前記キャッシ
ュメモリ内に存在しない場合には主メモリより該当デー
タをキャッシュメモリへロードしてからキャッシュ動作
を行うキャッシュメモリ制御装置において、前記キャッ
シュメモリ内に設けられて該メモリ内のデータが命令コ
ードであることを示すコードビットと、このコードビッ
トとキャッシュメモリ内のバリッドビットよりの信号並
びにプロセッサよりの信号を入力して、プロセッサの要
求データが命令コード以外のデータであって、キャッシ
ュメモリ内の相当アドレスのデータが命令コードである
場合にキャッシュ動作を無効とし、キャッシュメモリ内
の相当アドレスのデータが命令コードではない場合にキ
ャッシュ動作を有効とするキャッシュイネーブル判定回
路とを備えるキャッシュメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63204385A JPH0253152A (ja) | 1988-08-17 | 1988-08-17 | キャッシュメモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63204385A JPH0253152A (ja) | 1988-08-17 | 1988-08-17 | キャッシュメモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0253152A true JPH0253152A (ja) | 1990-02-22 |
Family
ID=16489659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63204385A Pending JPH0253152A (ja) | 1988-08-17 | 1988-08-17 | キャッシュメモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0253152A (ja) |
-
1988
- 1988-08-17 JP JP63204385A patent/JPH0253152A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8909871B2 (en) | Data processing system and method for reducing cache pollution by write stream memory access patterns | |
| US5664148A (en) | Cache arrangement including coalescing buffer queue for non-cacheable data | |
| US4484267A (en) | Cache sharing control in a multiprocessor | |
| JP3533355B2 (ja) | キャッシュ・メモリ・システム | |
| EP0695996B1 (en) | Multi-level cache system | |
| US7032074B2 (en) | Method and mechanism to use a cache to translate from a virtual bus to a physical bus | |
| EP0088239B1 (en) | Multiprocessor cache replacement under task control | |
| JPH06318177A (ja) | キャッシュ・ミス・ペナルティを減少させる方法、装置及びコンピュータ・システム | |
| EP0668565B1 (en) | Virtual memory system | |
| US5960463A (en) | Cache controller with table walk logic tightly coupled to second level access logic | |
| US5226146A (en) | Duplicate tag store purge queue | |
| JP3245125B2 (ja) | 垂直キャッシュのための擬似精細ｉ−キャッシュ包含性 | |
| US8621152B1 (en) | Transparent level 2 cache that uses independent tag and valid random access memory arrays for cache access | |
| JP3262519B2 (ja) | 第２レベルキャッシュの古いラインの除去によるプロセッサのメモリ性能の強化方法及びシステム | |
| US6044447A (en) | Method and apparatus for communicating translation command information in a multithreaded environment | |
| EP0309995B1 (en) | System for fast selection of non-cacheable address ranges using programmed array logic | |
| JP2000259498A (ja) | マルチスレッド・プロセッサの命令キャッシュ | |
| US7949833B1 (en) | Transparent level 2 cache controller | |
| US5619673A (en) | Virtual access cache protection bits handling method and apparatus | |
| US7171540B1 (en) | Object-addressed memory hierarchy that facilitates accessing objects stored outside of main memory | |
| US5918247A (en) | Method for canceling partial line fetch for cache when new data is requested during current fetch and invalidating portion of previously fetched data | |
| JP3971807B2 (ja) | キャッシュ記憶装置および方法 | |
| JPH0253152A (ja) | キャッシュメモリ制御装置 | |
| US20040143711A1 (en) | Mechanism to maintain data coherency for a read-ahead cache | |
| US5960456A (en) | Method and apparatus for providing a readable and writable cache tag memory |