JPH025340B2 - - Google Patents
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- JPH025340B2 JPH025340B2 JP57037236A JP3723682A JPH025340B2 JP H025340 B2 JPH025340 B2 JP H025340B2 JP 57037236 A JP57037236 A JP 57037236A JP 3723682 A JP3723682 A JP 3723682A JP H025340 B2 JPH025340 B2 JP H025340B2
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- voltage
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Testing Electric Properties And Detecting Electric Faults (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明はコンピユータを始めとしてPCMアダ
プタ、デジタル記録式デイスプレーヤ等に用いら
れているデジタル・アナログコンバータ（以下Ｄ
−Ａコンバータと称す）の検査方法に関するもの
である。
プタ、デジタル記録式デイスプレーヤ等に用いら
れているデジタル・アナログコンバータ（以下Ｄ
−Ａコンバータと称す）の検査方法に関するもの
である。
従来よりＤ−Ａコンバータの検査方法としては
Ｄ−Ａコンバータのデジタル入力とそのデジタル
入力に対するアナログ出力を比較することにより
行なうものが通常である。すなわちデジタル信号
入力側に連続したデジタル信号（例えば、４ビツ
トのＤ−Ａコンバータとすると0000、0001、
0010、……、1111）を入力し、アナログ出力側よ
り得られた出力電圧をミラー積分回路の出力と比
較して行なう方法等が行なわれていたわけである
が、この方法によれば積分器の精度で測定限界が
決定されてしまうだけでなく、測定される歪の限
界もミラー積分器の直線性によつて決定されてし
まうといつた問題点があつた。
Ｄ−Ａコンバータのデジタル入力とそのデジタル
入力に対するアナログ出力を比較することにより
行なうものが通常である。すなわちデジタル信号
入力側に連続したデジタル信号（例えば、４ビツ
トのＤ−Ａコンバータとすると0000、0001、
0010、……、1111）を入力し、アナログ出力側よ
り得られた出力電圧をミラー積分回路の出力と比
較して行なう方法等が行なわれていたわけである
が、この方法によれば積分器の精度で測定限界が
決定されてしまうだけでなく、測定される歪の限
界もミラー積分器の直線性によつて決定されてし
まうといつた問題点があつた。
また、Ｄ−Ａコンバータの最大出力とミラー積
分器の最大出力とを調節しなければならず、さら
に、Ｄ−Ａコンバータのとり得るすべてのパター
ンについてサンプリングを行なわなければならな
いので、ビツト数の多いＤ−Ａコンバータになる
とサンプリングの回数が極めて多くなり、検査に
要する時間もひじように長くなる（例えば16ビツ
トのＤ−Ａコンバータでは216−１回、すなわち
65535回のサンプリングが必要）等、種々の問題
点を有しているものであつた。
分器の最大出力とを調節しなければならず、さら
に、Ｄ−Ａコンバータのとり得るすべてのパター
ンについてサンプリングを行なわなければならな
いので、ビツト数の多いＤ−Ａコンバータになる
とサンプリングの回数が極めて多くなり、検査に
要する時間もひじように長くなる（例えば16ビツ
トのＤ−Ａコンバータでは216−１回、すなわち
65535回のサンプリングが必要）等、種々の問題
点を有しているものであつた。
本発明は上述の問題点を解決すべくなされたも
のであり、Ｄ−Ａコンバータの非直線性及び入力
信号に対する出力信号のエラー等の許容誤差範囲
内にはいつているか否かを極めて少ないサンプリ
ング回数で判別することができるようにした新規
なＤ−Ａコンバータの検査方法を提供するもので
ある。
のであり、Ｄ−Ａコンバータの非直線性及び入力
信号に対する出力信号のエラー等の許容誤差範囲
内にはいつているか否かを極めて少ないサンプリ
ング回数で判別することができるようにした新規
なＤ−Ａコンバータの検査方法を提供するもので
ある。
以下、図面を参照して本発明のＤ−Ａコンバー
タの検査方法を詳細に説明する。
タの検査方法を詳細に説明する。
第１図は、本発明におけるＤ−Ａコンバータ検
査回路を示すものである。図において１は被測定
用Ｄ−Ａコンバータで、１ａはその入力端子、１
ｂは出力端子である。Ｄ−Ａコンバータ１の出力
端子１ｂにはサンプル・ホールド用スイツチ
SWa，SWbの一端がそれぞれ接続され、各スイ
ツチの他端側とアース間にはホールド用のコンデ
ンサC1，C2がそれぞれ接続されるとともに、コ
ンデンサC1，C2のチヤージを放電するためのス
イツチSWc，SWdがそれぞれ接続され、さらに
これらのラインは差動アンプ２の入力端子にそれ
ぞれ接続されているものである。そして差動アン
プ２の出力端子はウインド型コンパレータ３の入
力端子に接続されているものである。したがつて
ウインドコンパレータ３の設定値を予め許容誤差
範囲内に設定しておくことにより、出力信号がそ
の誤差範囲内か否かの判定を行なうことができる
ものである。
査回路を示すものである。図において１は被測定
用Ｄ−Ａコンバータで、１ａはその入力端子、１
ｂは出力端子である。Ｄ−Ａコンバータ１の出力
端子１ｂにはサンプル・ホールド用スイツチ
SWa，SWbの一端がそれぞれ接続され、各スイ
ツチの他端側とアース間にはホールド用のコンデ
ンサC1，C2がそれぞれ接続されるとともに、コ
ンデンサC1，C2のチヤージを放電するためのス
イツチSWc，SWdがそれぞれ接続され、さらに
これらのラインは差動アンプ２の入力端子にそれ
ぞれ接続されているものである。そして差動アン
プ２の出力端子はウインド型コンパレータ３の入
力端子に接続されているものである。したがつて
ウインドコンパレータ３の設定値を予め許容誤差
範囲内に設定しておくことにより、出力信号がそ
の誤差範囲内か否かの判定を行なうことができる
ものである。
本発明のＤ−Ａコンバータ検査回路は上述のよ
うになつており、次にその検査方法について順を
おつて説明する。
うになつており、次にその検査方法について順を
おつて説明する。
いま測定対称となるＤ−Ａコンバータで扱われ
るデジタル信号のコードが０を中心として正、負
に対称となるオフセツトバイナリー信号であると
すると、そのデジタル信号入力Diに対するアナ
ログ出力電圧Aoの関係は第２図に示すように正
比例関係にある。
るデジタル信号のコードが０を中心として正、負
に対称となるオフセツトバイナリー信号であると
すると、そのデジタル信号入力Diに対するアナ
ログ出力電圧Aoの関係は第２図に示すように正
比例関係にある。
一方、Ｄ−Ａコンバータにおけるデジタル信号
をアナログ信号に変換するシステムについてみれ
ば、第３図のようになつている。すなわち、たと
えば、16ビツトのＤ−Ａコンバータであるとする
と、16個のビツトBit１〜Bit１６を有し、各ビツ
トにそれぞれスイツチSW１〜SW１６が設けら
れており、それらのスイツチSW１〜SW１６の
一端はそれぞれ電流源S1〜S16が接続されており、
各スイツチSW１〜SW１６の他端は、電流−電
圧変換器IVの入力端子に接続されている。電流
−電圧変換器は、たとえば図示のようにOP−ア
ンプ等で構成され、その出力にはアナログ電圧が
得られるものである。
をアナログ信号に変換するシステムについてみれ
ば、第３図のようになつている。すなわち、たと
えば、16ビツトのＤ−Ａコンバータであるとする
と、16個のビツトBit１〜Bit１６を有し、各ビツ
トにそれぞれスイツチSW１〜SW１６が設けら
れており、それらのスイツチSW１〜SW１６の
一端はそれぞれ電流源S1〜S16が接続されており、
各スイツチSW１〜SW１６の他端は、電流−電
圧変換器IVの入力端子に接続されている。電流
−電圧変換器は、たとえば図示のようにOP−ア
ンプ等で構成され、その出力にはアナログ電圧が
得られるものである。
そして、各ビツトBit１〜Bit１６にデジタル信
号が入力されると、信号の入力されたビツトに相
当するスイツチが閉成され、電流−電圧変換器
IVの入力側にそのビツトに相当する電流源より
電流が流れ込み、これを電圧に変換することによ
つてデジタル入力信号Diに対するアナログ出力
電圧Aoを得るようになされたものである。
号が入力されると、信号の入力されたビツトに相
当するスイツチが閉成され、電流−電圧変換器
IVの入力側にそのビツトに相当する電流源より
電流が流れ込み、これを電圧に変換することによ
つてデジタル入力信号Diに対するアナログ出力
電圧Aoを得るようになされたものである。
ここで上述の構成にもとづき、各ビツトBit１
〜Bit１６の重みづけを考えると、第４図に示す
ように、最も重みのあるビツトMSB（Most
Signi−ficant Bit）となるBit１はアナログ出力
Aoのフルスケール値をFsとすると、その1/2の
Fs／２を意味し、最も重みの少ないビツトLSB
（Least Significant Bit）となるBit１６はアナ
ログ出力Aoのフルケースの１／216の値を意味す
る。そしてLSB側により上位ビツトをみると前
記デジタル入力とアナログ出力との比例関係から
も明きらかなように常にアナログ出力電圧におい
て正確の２倍の出力となるようにされている。そ
してＤ−Ａコンバータはデジタル入力信号に応じ
てBit１〜Bit１６のうち、その対応するビツトの
アナログ出力電圧をたし合わせることにより任意
の出力電圧Aoを合成することができるものであ
る（すなわち16ビツトでは216−１種の電圧を合
成することができる）。
〜Bit１６の重みづけを考えると、第４図に示す
ように、最も重みのあるビツトMSB（Most
Signi−ficant Bit）となるBit１はアナログ出力
Aoのフルスケール値をFsとすると、その1/2の
Fs／２を意味し、最も重みの少ないビツトLSB
（Least Significant Bit）となるBit１６はアナ
ログ出力Aoのフルケースの１／216の値を意味す
る。そしてLSB側により上位ビツトをみると前
記デジタル入力とアナログ出力との比例関係から
も明きらかなように常にアナログ出力電圧におい
て正確の２倍の出力となるようにされている。そ
してＤ−Ａコンバータはデジタル入力信号に応じ
てBit１〜Bit１６のうち、その対応するビツトの
アナログ出力電圧をたし合わせることにより任意
の出力電圧Aoを合成することができるものであ
る（すなわち16ビツトでは216−１種の電圧を合
成することができる）。
次に本発明の検査方法について説明する。
第１図の回路において予じめスイツチSWc，
SWdを閉成してコンデンサC1，C2のチヤージを
放電した後再びスイツチSWc，SWdを開放する。
この状態においてスイツチSWbを開放し、スイ
ツチSWaを閉成し、Ｄ−Ａコンバータ１にデジ
タル入力信号1000…00を供給した後、スイツチ
SWaを開放し、そのときのアナログ出力電圧を
コンデンサC1によつてホールドするとともに、
スイツチSWaを開放した状態でスイツチSWbを
閉成してＤ−Ａコンバータ１にデジタル入力信号
0111…11を供給した後、スイツチSWbを開放し、
そのときのアナログ出力電圧をコンデンサC2に
よつてホールドする。Ｄ−Ａコンバータが理想的
な特性を呈している場合MSB側となるビツトか
らLSB側となるビツトをみるとその出力電圧は
常に正確に1/2となつていることは、すでに第４
図とともに説明した。したがつてコンデンサC1，
C2にチヤージされているそれぞれデジタル入力
1000…00、0111…11に対応するアナログ出力電圧
の関係を比較すると第５図のようになる。すなわ
ちコンデンサC1にチヤージされている1000…00
のデジタル入力信号に対応するアナログ電圧Ao
はアナログ出力電圧フルケース値Fsの1/2の電圧
Fs／２となり0111…11のデジタル入力信号に対
応するアナログ出力電圧Aoは前記1000…00のデ
ジタル入力信号の場合より、LSBとなるBit１６
に相当する電圧だけ小さくなる。
SWdを閉成してコンデンサC1，C2のチヤージを
放電した後再びスイツチSWc，SWdを開放する。
この状態においてスイツチSWbを開放し、スイ
ツチSWaを閉成し、Ｄ−Ａコンバータ１にデジ
タル入力信号1000…00を供給した後、スイツチ
SWaを開放し、そのときのアナログ出力電圧を
コンデンサC1によつてホールドするとともに、
スイツチSWaを開放した状態でスイツチSWbを
閉成してＤ−Ａコンバータ１にデジタル入力信号
0111…11を供給した後、スイツチSWbを開放し、
そのときのアナログ出力電圧をコンデンサC2に
よつてホールドする。Ｄ−Ａコンバータが理想的
な特性を呈している場合MSB側となるビツトか
らLSB側となるビツトをみるとその出力電圧は
常に正確に1/2となつていることは、すでに第４
図とともに説明した。したがつてコンデンサC1，
C2にチヤージされているそれぞれデジタル入力
1000…00、0111…11に対応するアナログ出力電圧
の関係を比較すると第５図のようになる。すなわ
ちコンデンサC1にチヤージされている1000…00
のデジタル入力信号に対応するアナログ電圧Ao
はアナログ出力電圧フルケース値Fsの1/2の電圧
Fs／２となり0111…11のデジタル入力信号に対
応するアナログ出力電圧Aoは前記1000…00のデ
ジタル入力信号の場合より、LSBとなるBit１６
に相当する電圧だけ小さくなる。
上述の各アナログ出力電圧はゲインＡの差動ア
ンプ２に入力され、ゲインＡ倍されて出力され
る。すなわちLSBとなるBit１６に相当する電圧
のＡ倍の電圧が得られるものである。そしてこの
出力電圧をウインドコンパレータ３に入力し、そ
の電圧が所定の許容誤差範囲内に含まれているか
否かを判定するものである。すなわち許容誤差範
囲の電圧を△Ｖとすると、ウインドコンパレータ
３の特性は、 LSB・Ａ−△Ｖ≦Vi≦LSB・Ａ＋△Ｖ △Ｖ：許容誤差 Vi：ウインドウコンパレー
タの入力電圧 のとき、ウインドコンパレータ３の出力は正、 Vi＞LSB・Ａ＋△Ｖ、Vi＜LSB・Ａ−△Ｖ のとき、ウインドコンパレータ３の出力が負とな
るようにしておけばよく、差動アンプ２の出力
が、LSBのゲインＡ倍のLSB・Ａの電圧に対し
て許容誤差範囲内である±△Ｖ内に入つていれば
ウインドコンパレータ３の出力が正となつて上述
の各デジタル信号の比較の結果が良品であること
がわかるものである。
ンプ２に入力され、ゲインＡ倍されて出力され
る。すなわちLSBとなるBit１６に相当する電圧
のＡ倍の電圧が得られるものである。そしてこの
出力電圧をウインドコンパレータ３に入力し、そ
の電圧が所定の許容誤差範囲内に含まれているか
否かを判定するものである。すなわち許容誤差範
囲の電圧を△Ｖとすると、ウインドコンパレータ
３の特性は、 LSB・Ａ−△Ｖ≦Vi≦LSB・Ａ＋△Ｖ △Ｖ：許容誤差 Vi：ウインドウコンパレー
タの入力電圧 のとき、ウインドコンパレータ３の出力は正、 Vi＞LSB・Ａ＋△Ｖ、Vi＜LSB・Ａ−△Ｖ のとき、ウインドコンパレータ３の出力が負とな
るようにしておけばよく、差動アンプ２の出力
が、LSBのゲインＡ倍のLSB・Ａの電圧に対し
て許容誤差範囲内である±△Ｖ内に入つていれば
ウインドコンパレータ３の出力が正となつて上述
の各デジタル信号の比較の結果が良品であること
がわかるものである。
また、許容誤差範囲△Ｖは選別範囲を表わして
いると見ることもでき、これを差動アンプ２の入
力側に換算すると、△Ｖ／Ａの電圧となる。
いると見ることもでき、これを差動アンプ２の入
力側に換算すると、△Ｖ／Ａの電圧となる。
この関係を図示すると第６図のようになる。同
図において縦軸はＤ−Ａコンバータのアナログ出
力電圧Ao、横軸はデジタル入力信号である。図
中、実線で描いた直線はＤ−Ａコンバータの入出
力特性が理想的である場合の特性を示し、その上
下に平行に描かれている点線は、許容誤差限界を
示す。すなわち、この点線で狭まれた領域内にＤ
−Ａコンバータの出力が入つていれば、許容誤差
範囲である±△Ｖ／Ａ以内であることを示し、そ
のＤ−Ａコンバータを良品であると判定すること
ができる。
図において縦軸はＤ−Ａコンバータのアナログ出
力電圧Ao、横軸はデジタル入力信号である。図
中、実線で描いた直線はＤ−Ａコンバータの入出
力特性が理想的である場合の特性を示し、その上
下に平行に描かれている点線は、許容誤差限界を
示す。すなわち、この点線で狭まれた領域内にＤ
−Ａコンバータの出力が入つていれば、許容誤差
範囲である±△Ｖ／Ａ以内であることを示し、そ
のＤ−Ａコンバータを良品であると判定すること
ができる。
逆に、Ｄ−Ａコンバータの出力が上記±△Ｖ／
Ａ以上の誤差を含み、第６図の点線で挾まれた領
域外の値をとつたときはＤ−Ａコンバータは不良
であると判定することができるものである。
Ａ以上の誤差を含み、第６図の点線で挾まれた領
域外の値をとつたときはＤ−Ａコンバータは不良
であると判定することができるものである。
すなわち、上記ウインドコンパレータ３の出力
が正であれば、そのＤ−Ａコンバータの誤差が△
Ｖ／Ａ以内であり良品、ウインドコンパレータ３
の出力が負であれば△Ｖ／Ａ以上の誤差を含んで
おり、Ｄ−Ａコンバータは不良であるとの判定を
行なうことができる。
が正であれば、そのＤ−Ａコンバータの誤差が△
Ｖ／Ａ以内であり良品、ウインドコンパレータ３
の出力が負であれば△Ｖ／Ａ以上の誤差を含んで
おり、Ｄ−Ａコンバータは不良であるとの判定を
行なうことができる。
以上が本発明の検査方法であるが、これだけで
は完全ではない。すなわち第５図において、たと
えばMSB以下のビツトBit２〜Bit１６の間の出
力電圧において、Bit２がBit２＋△Ｘ、Bit３が
Bit３−△Ｘ（△Ｘは定数）というように、△Ｘの
誤差を含んでいてもそれらを加えたとき△Ｘが相
殺されて誤差△Ｘを見落してしまうことがある。
は完全ではない。すなわち第５図において、たと
えばMSB以下のビツトBit２〜Bit１６の間の出
力電圧において、Bit２がBit２＋△Ｘ、Bit３が
Bit３−△Ｘ（△Ｘは定数）というように、△Ｘの
誤差を含んでいてもそれらを加えたとき△Ｘが相
殺されて誤差△Ｘを見落してしまうことがある。
そこで本発明においては、上述のようにMSB
ビツトであるBit１とBit２〜Bit１６との比較だ
けでなく、第７図に示すようにBit２とBit３〜
Bit１６の比較、さらに第８図に示すようにBit３
とBit４〜Bit１６の比較というように、順次下位
ビツトへ行ないBit１５とBit１６（LSB）の比較
まで15回にわたつて比較測定を行なうことによ
り、上述のような測定ミスを防止している。そし
ていずれの測定においても常に理想的にはLSB
ビツトBit１６分の差の出力電圧が差動アンプ２
より得られるはずであるから、すべての場合にお
いて対当に測定することができる。
ビツトであるBit１とBit２〜Bit１６との比較だ
けでなく、第７図に示すようにBit２とBit３〜
Bit１６の比較、さらに第８図に示すようにBit３
とBit４〜Bit１６の比較というように、順次下位
ビツトへ行ないBit１５とBit１６（LSB）の比較
まで15回にわたつて比較測定を行なうことによ
り、上述のような測定ミスを防止している。そし
ていずれの測定においても常に理想的にはLSB
ビツトBit１６分の差の出力電圧が差動アンプ２
より得られるはずであるから、すべての場合にお
いて対当に測定することができる。
上述の方法によれば、16ビツトのＤ−Ａコンバ
ータであれば第１図の回路によつて30回のサンプ
リング、15回の比較のみによつてすべてのビツト
を検査することができる。また、一般的にはｎビ
ツトのＤ−Ａコンバータであれば２（ｎ−１）回
のサンプリングを行ないｎ−１回の出力電圧の比
較によつて行なうことができることになる。
ータであれば第１図の回路によつて30回のサンプ
リング、15回の比較のみによつてすべてのビツト
を検査することができる。また、一般的にはｎビ
ツトのＤ−Ａコンバータであれば２（ｎ−１）回
のサンプリングを行ないｎ−１回の出力電圧の比
較によつて行なうことができることになる。
次に上述した測定方法を順次図示すると、第９
図に示すようになる。すなわち、縦軸Ｄ−Ａコン
バータの出力電圧Aoを、横軸にデジタル入力信
号Diをとると、第１回目の1000…00のデジタル
入力信号と0111…11のデジタル入力信号の比較を
行なつた結果が良であつたならば、両デジタル信
号を加えた111…11のデジタル入力信号に対する
アナログ出力も正しいと予測することができる。
すなわち第１回目の測定で図中ａで示す位置につ
いて入、出力の関係が良であると判定できる。こ
のときのアナログ出力電圧はそれぞれＯ、Fsで
ある。
図に示すようになる。すなわち、縦軸Ｄ−Ａコン
バータの出力電圧Aoを、横軸にデジタル入力信
号Diをとると、第１回目の1000…00のデジタル
入力信号と0111…11のデジタル入力信号の比較を
行なつた結果が良であつたならば、両デジタル信
号を加えた111…11のデジタル入力信号に対する
アナログ出力も正しいと予測することができる。
すなわち第１回目の測定で図中ａで示す位置につ
いて入、出力の関係が良であると判定できる。こ
のときのアナログ出力電圧はそれぞれＯ、Fsで
ある。
第２回目の0100…00と0011…11のデジタル入力
信号に対する各アナログ出力の比較検査の結果が
良であるなら、第１回目と合わせて、デジタル入
力信号1100…00に対するアナログ出力電圧も正し
いと予測することができる。これを図に示せば、
ｂで示すように、デジタル入力信号0100…00に対
応する−Fs／２、1100…00に対応するFs／２の検査が 完了したと見ることができる。
信号に対する各アナログ出力の比較検査の結果が
良であるなら、第１回目と合わせて、デジタル入
力信号1100…00に対するアナログ出力電圧も正し
いと予測することができる。これを図に示せば、
ｂで示すように、デジタル入力信号0100…00に対
応する−Fs／２、1100…00に対応するFs／２の検査が 完了したと見ることができる。
さらに第３回目の0010…00と0001…11のデジタ
ル入力信号に対するアナログ出力信号−３／４Fsの 比較検査の結果が良であるなら、第１回目の1000
…00との兼ね合いから1010…00、第２回目の0100
…00との兼ね合いから0110…00、111…00に対す
るアナログ出力電圧すなわち、それぞれ−Fs／４、 Fs／４、３／４Fsも正しいと予測することができる。
ル入力信号に対するアナログ出力信号−３／４Fsの 比較検査の結果が良であるなら、第１回目の1000
…00との兼ね合いから1010…00、第２回目の0100
…00との兼ね合いから0110…00、111…00に対す
るアナログ出力電圧すなわち、それぞれ−Fs／４、 Fs／４、３／４Fsも正しいと予測することができる。
この点を図においてＣで示す。
このように各ビツトを順次比較することにより
16ビツトでは15回の比較のすべてのビツトをチエ
ツクすることができるものである。
16ビツトでは15回の比較のすべてのビツトをチエ
ツクすることができるものである。
以上述べたように、本発明のＤ−Ａコンバータ
の検査方法によれば、従来のＤ−Ａコンバータが
ｎ−ビツトである場合、そのとり得るすべてのデ
ジタル入力に対して対応するアナログ出力電圧を
確認するため、2n−１回のサンプリングが必要で
あつたのに対し、わずか２（ｎ−１）回のサンプ
リング、（ｎ−１）回の電圧比較で行なうことが
できるため、検査回路及び検査工程は著しく簡素
化され、さらに検査時間も大幅に短縮できるた
め、Ｄ−Ａコンバータが定常状態となつてから検
査できるので、測定の確度を向上させることがで
きる。尚、本発明の検査方法によれば、Ｄ−Ａコ
ンバータの出力電圧のばらつきは本質的に無関係
となるため従来のようにミラー積分器の出力電圧
と比較するために生じるミラー積分器の精度で測
定限界が決定されるという制約やＤ−Ａコンバー
タの出力電圧とミラー積分器のゲインを検査のた
びに調整する必要性も全くなくなる等、多くの効
果を有しているものである。
の検査方法によれば、従来のＤ−Ａコンバータが
ｎ−ビツトである場合、そのとり得るすべてのデ
ジタル入力に対して対応するアナログ出力電圧を
確認するため、2n−１回のサンプリングが必要で
あつたのに対し、わずか２（ｎ−１）回のサンプ
リング、（ｎ−１）回の電圧比較で行なうことが
できるため、検査回路及び検査工程は著しく簡素
化され、さらに検査時間も大幅に短縮できるた
め、Ｄ−Ａコンバータが定常状態となつてから検
査できるので、測定の確度を向上させることがで
きる。尚、本発明の検査方法によれば、Ｄ−Ａコ
ンバータの出力電圧のばらつきは本質的に無関係
となるため従来のようにミラー積分器の出力電圧
と比較するために生じるミラー積分器の精度で測
定限界が決定されるという制約やＤ−Ａコンバー
タの出力電圧とミラー積分器のゲインを検査のた
びに調整する必要性も全くなくなる等、多くの効
果を有しているものである。
第１図は、本発明のＤ−Ａコンバータの検査回
路を示し、第２図はＤ−Ａコンバータの入出力の
関係を示す特性図、第３図はＤ−Ａコンバータの
動作原理図、第４図はＤ−Ａコンバータの各ビツ
トの重みづけを示す説明図、第５図は本発明のＤ
−Ａコンバータの検査方法における第１回目の比
較測定を示す説明図、第６図はＤ−Ａコンバータ
の入出力特性における許容誤差範囲を示す説明
図、第７図、第８図はそれぞれ第２回目、第３回
目の比較測定を示す説明図、第９図は本発明の検
査方法における各比較測定が順次行なわれていく
状態を示す説明図である。 符号の説明、１……被測定Ｄ−Ａコンバータ、
２……差動アンプ、３……ウインドコンパレー
タ、Bit１〜Bit１６……Ｄ−Ａコンバータの各ビ
ツト。
路を示し、第２図はＤ−Ａコンバータの入出力の
関係を示す特性図、第３図はＤ−Ａコンバータの
動作原理図、第４図はＤ−Ａコンバータの各ビツ
トの重みづけを示す説明図、第５図は本発明のＤ
−Ａコンバータの検査方法における第１回目の比
較測定を示す説明図、第６図はＤ−Ａコンバータ
の入出力特性における許容誤差範囲を示す説明
図、第７図、第８図はそれぞれ第２回目、第３回
目の比較測定を示す説明図、第９図は本発明の検
査方法における各比較測定が順次行なわれていく
状態を示す説明図である。 符号の説明、１……被測定Ｄ−Ａコンバータ、
２……差動アンプ、３……ウインドコンパレー
タ、Bit１〜Bit１６……Ｄ−Ａコンバータの各ビ
ツト。
Claims (1)
- １ ｎ（ｎは整数）ビツトのＤ−Ａコンバータの
少くともLSBビツトを除くｎ−１個の各ビツト
について、そのビツトにのみ入力信号が与えられ
た場合と、そのビツトより下位にあるすべてのビ
ツトに入力信号が与えられた場合とをサンプリン
グして、それらの出力電圧を差動増幅器にて比較
し、その出力電圧の差が前記Ｄ−Ａコンバータの
出力側換算値でLSBビツトに相当する電圧を中
心として所定の許容誤差範囲内にあるか否かをコ
ンパレータで判定することにより、DAコンバー
タの良否を判定するようにしてなるDAコンバー
タの検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3723682A JPS58154928A (ja) | 1982-03-11 | 1982-03-11 | Ｄ−ａコンバ−タの検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3723682A JPS58154928A (ja) | 1982-03-11 | 1982-03-11 | Ｄ−ａコンバ−タの検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58154928A JPS58154928A (ja) | 1983-09-14 |
| JPH025340B2 true JPH025340B2 (ja) | 1990-02-01 |
Family
ID=12491968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3723682A Granted JPS58154928A (ja) | 1982-03-11 | 1982-03-11 | Ｄ−ａコンバ−タの検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58154928A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60232721A (ja) * | 1984-05-02 | 1985-11-19 | Sony Tektronix Corp | デジタル・アナログ変換器用試験装置 |
| JPS621324A (ja) * | 1985-06-27 | 1987-01-07 | Toshiba Corp | Ｄ／ａコンバ−タのリニアリテイ評価方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS539984A (en) * | 1976-07-13 | 1978-01-28 | Chino Works Ltd | Inspecting apparatus |
-
1982
- 1982-03-11 JP JP3723682A patent/JPS58154928A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58154928A (ja) | 1983-09-14 |
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