JPS60185429A - Ｄａ変換器における直線性誤差補正回路 - Google Patents
Ｄａ変換器における直線性誤差補正回路Info
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- JPS60185429A JPS60185429A JP4106684A JP4106684A JPS60185429A JP S60185429 A JPS60185429 A JP S60185429A JP 4106684 A JP4106684 A JP 4106684A JP 4106684 A JP4106684 A JP 4106684A JP S60185429 A JPS60185429 A JP S60185429A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈発明の属する分野〉
この発明は、上位ビットに対して直線性誤差を補正する
必要がある高分解能なデジタルアナログ（ＤＡ）変換器
における直線性誤差補正回路に関するものである。
必要がある高分解能なデジタルアナログ（ＤＡ）変換器
における直線性誤差補正回路に関するものである。
〈従来技術の説明〉
高分解能ＯＤＡ変換器、例えば１６ビツト思上のＤＡ変
換器において、温度変化、経時変化に対しても直線性誤
差を±１／２ Ｌ Ｓ Ｂ （Ｌ Ｓ Ｂは最下位ビッ
ト）以下に常に作っためには、何らかの補正機能により
直線性誤差を補正する必要がある。
換器において、温度変化、経時変化に対しても直線性誤
差を±１／２ Ｌ Ｓ Ｂ （Ｌ Ｓ Ｂは最下位ビッ
ト）以下に常に作っためには、何らかの補正機能により
直線性誤差を補正する必要がある。
第１図は上位−Ｎビットに対して補正を必要とするＭビ
ットのＤＡ変換器を示し、従来は以下に述べる方式によ
って上位ビットの直線性誤差を検出し、この検出結果を
もとに補正していた。補正動作は次のように行われる。
ットのＤＡ変換器を示し、従来は以下に述べる方式によ
って上位ビットの直線性誤差を検出し、この検出結果を
もとに補正していた。補正動作は次のように行われる。
１）まず補正モードにセントする。即ち制御部１１から
の制御信号１２によってマルチプレクサ１３′ｆｆ：切
り換え、端子Ｂの信号を端子Ｃに出力するようセットす
る。
の制御信号１２によってマルチプレクサ１３′ｆｆ：切
り換え、端子Ｂの信号を端子Ｃに出力するようセットす
る。
ＩＩ）はじめに制御部１１から誤差検出用パターンデー
タ１４として、上位Ｎビットが全てＯである信号をマル
チプレクー９−１３の端子Ｂに入力する。この誤差検出
用パターンデータ１４はマルチプレクサ１３を経由（〜
てＤＡ変換回路１５に入力され、アナログ信号に変換さ
れる。このアナログ信号は加算増幅器１６で電圧に変換
され、その電圧は高精度デジタルボルトメータ１７でデ
ジタル値り。ｕｔに変換され制御部１１に入力される。
タ１４として、上位Ｎビットが全てＯである信号をマル
チプレクー９−１３の端子Ｂに入力する。この誤差検出
用パターンデータ１４はマルチプレクサ１３を経由（〜
てＤＡ変換回路１５に入力され、アナログ信号に変換さ
れる。このアナログ信号は加算増幅器１６で電圧に変換
され、その電圧は高精度デジタルボルトメータ１７でデ
ジタル値り。ｕｔに変換され制御部１１に入力される。
次ぎに誤差検出用パターンデータ１４の上位Ｎビットの
最下位ピントに１を加え、同様にデジタル値Ｄｏｕｔｋ
得る。以上の動作が」三位Ｎビットの２Ｎケのビットパ
ターンに対して繰り返され ２Ｎ個のデジタル値り。旧
が得られる。各ビットパターンに対して期待される電流
値からデジタル値Ｄｏｕｔを減算した値が誤差であるか
ら、制御部１１においてこの減算を行い ２Ｎ個の補正
データが作成される。これが補正用データＤｃａｌに相
当しメモリ１８に格納される。
最下位ピントに１を加え、同様にデジタル値Ｄｏｕｔｋ
得る。以上の動作が」三位Ｎビットの２Ｎケのビットパ
ターンに対して繰り返され ２Ｎ個のデジタル値り。旧
が得られる。各ビットパターンに対して期待される電流
値からデジタル値Ｄｏｕｔを減算した値が誤差であるか
ら、制御部１１においてこの減算を行い ２Ｎ個の補正
データが作成される。これが補正用データＤｃａｌに相
当しメモリ１８に格納される。
通常のデジタルアナログ変換動作時には、まず制御部１
１により制御信号１２．１９を通じてマルチプレクサ１
３．２１をそれぞれ制御して端子Ａ１端子りの信号をそ
れぞれ端子Ｃ１端子Ｆｖｃ出力するようにセットする。
１により制御信号１２．１９を通じてマルチプレクサ１
３．２１をそれぞれ制御して端子Ａ１端子りの信号をそ
れぞれ端子Ｃ１端子Ｆｖｃ出力するようにセットする。
その後入力デジタルデータＤｉｎの上位Ｎビットのビッ
トパターン２２に対応した補正データＤ。ａｌがマルチ
プレクサ２１を通じてメモリ１８より読み出され、補正
用ＤＡ変換回路２３に入力され、この補正データＤ。、
■はアナログ値に変換され、このアナログ値はＤＡ変換
回路１５からの出力と共に加算増幅器１６で加算され、
補正が実行され、出力端子２４へ出力される。なお補正
用データＤ。ａｌのメモリ１８への書込みは、制御信号
１９によりマルチプレクサ２１を端子Ｅの信号が端子Ｆ
に出力されるようにし、この状態で制御部１１からアド
レス信号２５をマルチプレクサ２１を通じてメモリ１８
に与え、また補正用データ２６をメモリ１８に与えて書
込む。
トパターン２２に対応した補正データＤ。ａｌがマルチ
プレクサ２１を通じてメモリ１８より読み出され、補正
用ＤＡ変換回路２３に入力され、この補正データＤ。、
■はアナログ値に変換され、このアナログ値はＤＡ変換
回路１５からの出力と共に加算増幅器１６で加算され、
補正が実行され、出力端子２４へ出力される。なお補正
用データＤ。ａｌのメモリ１８への書込みは、制御信号
１９によりマルチプレクサ２１を端子Ｅの信号が端子Ｆ
に出力されるようにし、この状態で制御部１１からアド
レス信号２５をマルチプレクサ２１を通じてメモリ１８
に与え、また補正用データ２６をメモリ１８に与えて書
込む。
しかしこの方式では加算増幅器１６の出力をそのままデ
ジタルポル］・メータ１７で測定するため、デジタルボ
ルトメータ１７にはＤＡ変換器出力と同様の広いダイナ
ミックレンジが必要とされる。
ジタルポル］・メータ１７で測定するため、デジタルボ
ルトメータ１７にはＤＡ変換器出力と同様の広いダイナ
ミックレンジが必要とされる。
ＤＡ変換器の分解能が１７〜１８ビット以上になると、
デジタルボルトメータ１７ｖＣ１〜数ｐｐｍの精度が要
求される。このよう々性能を有するデジタルボルトメー
タは、技術的に困難性が高いと共に、実現し得たとして
も高価であり、このようなデジタルボルトメータを必要
とする従来の方式は高価となる欠点を有していた。
デジタルボルトメータ１７ｖＣ１〜数ｐｐｍの精度が要
求される。このよう々性能を有するデジタルボルトメー
タは、技術的に困難性が高いと共に、実現し得たとして
も高価であり、このようなデジタルボルトメータを必要
とする従来の方式は高価となる欠点を有していた。
〈発明の目的〉
この発明は、誤差検出動作において、特定のビットパタ
ーンを順次繰り返し発生させ、さらにＤＡ変換器の出力
アナログ信号の直流分をカットする簡易なアナログ回路
を用いることに」＝９、前記アナログ回路から出力され
る電圧信号を測定するデジタルボルトメータあるいはＡ
、 Ｄ変換器に要求されるダイナミックレンジを大幅に
狭くすることができること、あるいは簡単なウィンドコ
ンパレータで電圧信号を測定できることにあるＤＡ変換
器の直線性誤差補正回路を提供することにある。
ーンを順次繰り返し発生させ、さらにＤＡ変換器の出力
アナログ信号の直流分をカットする簡易なアナログ回路
を用いることに」＝９、前記アナログ回路から出力され
る電圧信号を測定するデジタルボルトメータあるいはＡ
、 Ｄ変換器に要求されるダイナミックレンジを大幅に
狭くすることができること、あるいは簡単なウィンドコ
ンパレータで電圧信号を測定できることにあるＤＡ変換
器の直線性誤差補正回路を提供することにある。
〈発明の概要〉
一ト位Ｎビットに対して補ＩＥを必要とするＭビットの
ＤＡ変換器において、上位Ｎビットにより作られる２Ｎ
個のビットパターンのうちから全て零であるビットパタ
ーンを除いた２Ｎ−１個のビットパターンＤｉ ｃ ｒ
＝ １〜２Ｎ−１）と、下位（Ｍ−Ｎ）ビット内にの
み論理ｕ Ｉ Ｉ＋ １もつ特定のビットパターンをＤ
ｌから減算し、かつその減算により上位ビットに桁下が
生じたビットパターンＤ１′とがビットパターン発生手
段により交互に発生され、これらビットパターンＤｉ
、 Ｄｉ’は前記ＤＡ変換器でアナログ信号に変換され
、これらアナログ信号は高域通過フィルタに】止されて
直流分が遮断され、この高域ｉ重過フィルタの出力を利
用して、アナログデジタル変換手段により、上記ビット
パターンＤ１とＤｌ“との変換アナログ出力の差がデジ
タル値に変換され、そのデジタル値により上記ＤＡ変換
器の直線性誤差が誤差演算手段により演算される。
ＤＡ変換器において、上位Ｎビットにより作られる２Ｎ
個のビットパターンのうちから全て零であるビットパタ
ーンを除いた２Ｎ−１個のビットパターンＤｉ ｃ ｒ
＝ １〜２Ｎ−１）と、下位（Ｍ−Ｎ）ビット内にの
み論理ｕ Ｉ Ｉ＋ １もつ特定のビットパターンをＤ
ｌから減算し、かつその減算により上位ビットに桁下が
生じたビットパターンＤ１′とがビットパターン発生手
段により交互に発生され、これらビットパターンＤｉ
、 Ｄｉ’は前記ＤＡ変換器でアナログ信号に変換され
、これらアナログ信号は高域通過フィルタに】止されて
直流分が遮断され、この高域ｉ重過フィルタの出力を利
用して、アナログデジタル変換手段により、上記ビット
パターンＤ１とＤｌ“との変換アナログ出力の差がデジ
タル値に変換され、そのデジタル値により上記ＤＡ変換
器の直線性誤差が誤差演算手段により演算される。
〈実施例１〉
第２図にこの発明の実施例１を第１図と対応する部分に
同一の符号を付けて示す。加算増幅器１６の出力側に明
り換えスイッチ２７が接続され、スイッチ２７は制御部
１１からの制御信号２８によシ切り換えられて、出力端
子２４は高域通過フィルタ２９、又はウィンドコンパレ
ータ３１と接続される。高域通過フィルタ２９の出力側
はウィンドコンパレータ３１に接続され、ウィンドコン
パレータ３１の出力は制御部１．１． Ｋ接続される。
同一の符号を付けて示す。加算増幅器１６の出力側に明
り換えスイッチ２７が接続され、スイッチ２７は制御部
１１からの制御信号２８によシ切り換えられて、出力端
子２４は高域通過フィルタ２９、又はウィンドコンパレ
ータ３１と接続される。高域通過フィルタ２９の出力側
はウィンドコンパレータ３１に接続され、ウィンドコン
パレータ３１の出力は制御部１．１． Ｋ接続される。
またメモリ１８と補正用ＤＡ変換回路２３との間にマル
チプレクサ３２が挿入され、マルチプレクサ３２は制御
部１１から制御信号３３によシ制御され、メモリ１８か
らの補正用データＤ。ａｌを端子Ｇを通じて端子■に供
給し、あるいは制御部１１からの検出用デジタルデータ
Ｄｄｅｔを端子１■をＪｍじて端子■に供給する。誤差
検出分解能は０．０１ＬＳＢ程度を必要とし、ウィンド
コンパレータ３１のウィンド幅はＯｖを中心に０．０１
ＬＳＢ分の電圧とし、これ′ｆ：Ｅａとおく。ここでは
１８ビツトＯＤＡ変換器を考える。ビット電流源の誤差
を±０．０１チとする。この場合各ビット電流源による
出力誤差は第３図に示すようになり、上位８ビツトに対
して補正が必要となる。またこのＤＡ変換器は入力デジ
タルデータのＭＳＢ（最上位ビット）のみが１のとき０
〔Ｖ） ｋ出力するように設計され、つまりオフセッ
トされているものとする。
チプレクサ３２が挿入され、マルチプレクサ３２は制御
部１１から制御信号３３によシ制御され、メモリ１８か
らの補正用データＤ。ａｌを端子Ｇを通じて端子■に供
給し、あるいは制御部１１からの検出用デジタルデータ
Ｄｄｅｔを端子１■をＪｍじて端子■に供給する。誤差
検出分解能は０．０１ＬＳＢ程度を必要とし、ウィンド
コンパレータ３１のウィンド幅はＯｖを中心に０．０１
ＬＳＢ分の電圧とし、これ′ｆ：Ｅａとおく。ここでは
１８ビツトＯＤＡ変換器を考える。ビット電流源の誤差
を±０．０１チとする。この場合各ビット電流源による
出力誤差は第３図に示すようになり、上位８ビツトに対
して補正が必要となる。またこのＤＡ変換器は入力デジ
タルデータのＭＳＢ（最上位ビット）のみが１のとき０
〔Ｖ） ｋ出力するように設計され、つまりオフセッ
トされているものとする。
この実施例の動作を第４図のフローチャートに従って以
下説明する。文中の番号１）〜×）は第４図中の番号に
対応している。
下説明する。文中の番号１）〜×）は第４図中の番号に
対応している。
Ｉ）補正モードに設定する。即ち制御部１１からの制御
信号１２．３３によってマルチプレクサ１３．３２をそ
れぞれ切り換え、端子Ｂ。
信号１２．３３によってマルチプレクサ１３．３２をそ
れぞれ切り換え、端子Ｂ。
Ｈの信号をそれぞれ端子Ｃ，Ｉに出力するようにセット
する。またスイッチ２７をａ側（高域通過フィルタ２９
側）にセットする。
する。またスイッチ２７をａ側（高域通過フィルタ２９
側）にセットする。
１１）補正用デジタル入カバターンを第５図に示す。こ
の第５図において■〜Ｏは補正を必要とする上位８ビツ
トにより作られる２８−１個のビットパターンであシ、
下位（１８−８）ビット内にのみ論理ゝ′１″′を有す
る特定ビットパターンとして最下位ビット（Ｌ Ｓ Ｂ
＞のみが１のパターンｏｏｏｏｏ・・・・・・０１’
！ｚ用い、この特定ビットパターンをビットパターン■
〜＠から減算し、その減算により上位ビットに桁下りが
生じたビットパターンが■１〜Ｇである。特定ビットパ
ターンは下位ビットのみに１があるものであればよく、
必ずしもＬＳＢのみが１のものに限らない。なおこのビ
ットパターン■〜＠とＣ−ぼけその上位８ビツトの差が
、上位ビット中の最下位ビットであり、下位ビットは互
に異なるがそれぞれ■〜＠に、またｄ−ｏｆに対して同
一のものである。
の第５図において■〜Ｏは補正を必要とする上位８ビツ
トにより作られる２８−１個のビットパターンであシ、
下位（１８−８）ビット内にのみ論理ゝ′１″′を有す
る特定ビットパターンとして最下位ビット（Ｌ Ｓ Ｂ
＞のみが１のパターンｏｏｏｏｏ・・・・・・０１’
！ｚ用い、この特定ビットパターンをビットパターン■
〜＠から減算し、その減算により上位ビットに桁下りが
生じたビットパターンが■１〜Ｇである。特定ビットパ
ターンは下位ビットのみに１があるものであればよく、
必ずしもＬＳＢのみが１のものに限らない。なおこのビ
ットパターン■〜＠とＣ−ぼけその上位８ビツトの差が
、上位ビット中の最下位ビットであり、下位ビットは互
に異なるがそれぞれ■〜＠に、またｄ−ｏｆに対して同
一のものである。
また第５図に示した各補正用デジタル入カバターンに対
する加算増幅器１６のアナログ出力電圧を第６図に示し
、その１ステップ部分を拡大して第７図に示し、更に高
域通過フィルタ２９０通過前後の電圧波形３４．３５を
第８図に示す。第１番目にｈロ正用デジタル入カバター
ン１４と［７て第５図中のパターン■と■“とを交互に
加算槽１幅器１−６に入力する。
する加算増幅器１６のアナログ出力電圧を第６図に示し
、その１ステップ部分を拡大して第７図に示し、更に高
域通過フィルタ２９０通過前後の電圧波形３４．３５を
第８図に示す。第１番目にｈロ正用デジタル入カバター
ン１４と［７て第５図中のパターン■と■“とを交互に
加算槽１幅器１−６に入力する。
これらに対応したアナログ出力電圧Ｖ２．Ｖ２’（第６
図）は、高域ｉ重過フィルタ２９によって直流分がカッ
トされ、第８図に示す」：うにＵ２．Ｕ２’になる。ま
た制御部１１からより検出用デジタルデータＤｄｅｔが
出力され、補正用ＤＡ変換回路２３に入力される。検出
用デジタルデータＤｄｅｔは初め補正用ＤＡ変換回路２
３からの出力が零と々る値にしておく。
図）は、高域ｉ重過フィルタ２９によって直流分がカッ
トされ、第８図に示す」：うにＵ２．Ｕ２’になる。ま
た制御部１１からより検出用デジタルデータＤｄｅｔが
出力され、補正用ＤＡ変換回路２３に入力される。検出
用デジタルデータＤｄｅｔは初め補正用ＤＡ変換回路２
３からの出力が零と々る値にしておく。
１１１）高域ｉｎ通過ィルタ３１の出力力ｌＵ：２−Ｕ
２’１≦Ｅ、であるか否かを５周べる。
２’１≦Ｅ、であるか否かを５周べる。
ｉｖ） 検出用デジタルデータＤｄｅｔを変えることに
よりｌ Ｕ２−Ｕ２°Ｉを０〔Ｖ〕に近づける。
よりｌ Ｕ２−Ｕ２°Ｉを０〔Ｖ〕に近づける。
１Ｕ２−Ｕ２’ｌ≦Ｅａとなるまで１ｉｉ） 、１ｖ）
ｆｆ：繰り返す。
ｆｆ：繰り返す。
Ｖ） １ＩＪ２−Ｕ２’ｌ≦Ｅ、となった［時の検出用
デジタルデータＤｔＪ ｃ ｔは１１）の段階（Ｃおけ
るＵ ２−Ｕ ２’をデジタル値で表したものに等しく
、これをＤｏｕｔ （２） ＝ Ｄｄｅｌとし、制御１
１内のメモＩＪ ｆ、’ｃ格納する。同様の操作を第４
図のパターン■■’−＠＠’について繰り返し、それぞ
れについて得られた検出用デジタルデータＤｄｅｔ（ｆ
：’それぞれｌ）Ｏｕ ｔ （３）〜Ｄｏｕ、Ｉ： （
２５６）として制御部１１内のメモリに格納する。
デジタルデータＤｔＪ ｃ ｔは１１）の段階（Ｃおけ
るＵ ２−Ｕ ２’をデジタル値で表したものに等しく
、これをＤｏｕｔ （２） ＝ Ｄｄｅｌとし、制御１
１内のメモＩＪ ｆ、’ｃ格納する。同様の操作を第４
図のパターン■■’−＠＠’について繰り返し、それぞ
れについて得られた検出用デジタルデータＤｄｅｔ（ｆ
：’それぞれｌ）Ｏｕ ｔ （３）〜Ｄｏｕ、Ｉ： （
２５６）として制御部１１内のメモリに格納する。
■ｉ）第９図に示すように最−Ｌ位ビットのみを１とし
たパターン■とその最下位ビットを１にシタパターンの
とを交ＦＬにマルチプレクサ１３に入力し、１１）〜ｉ
ｖ）と同様にして検出用デジタルデータＤｄｅｔを得、
これをＶ Ｌ Ｓ Ｂとして制御部１１のメモリに格納
する。
たパターン■とその最下位ビットを１にシタパターンの
とを交ＦＬにマルチプレクサ１３に入力し、１１）〜ｉ
ｖ）と同様にして検出用デジタルデータＤｄｅｔを得、
これをＶ Ｌ Ｓ Ｂとして制御部１１のメモリに格納
する。
ｖｌｌ）制御部１１からの制御信号２８によって切り換
えスイッチ２７を１）端子側（ウィンドコンパレータ３
１ ｇ４！Ｉ ）に接続する。第９図のパターン■をマ
ルチプレクー４）１３に人力し、その時の加算増幅器１
６の出力アナログ値Ｖ。ｕｔがｌ Ｖｏｕｔ ｌ≦Ｅａ
であるか否かをウィンドコンパレータ３１によ９５周べ
る。検出用デジタルデータＤｄｅｔを変えることにより
ｌ Ｖｏｕｔ Ｉ≦ＥａＶＣシ、その時の検出用デジタ
ルデータＤｄｅｔをＶ。ｆｆと１７で制御部１１内のメ
モリに格納する。Ｖｏ ｆ ｆはＤＡ変換器の出力電圧
のオフセラｌ−に相当する。以上の動作によって制御部
１１内のメモリにはＤｏｕｔ （２） 〜Ｄｏｕｔ （
２５６） 。
えスイッチ２７を１）端子側（ウィンドコンパレータ３
１ ｇ４！Ｉ ）に接続する。第９図のパターン■をマ
ルチプレクー４）１３に人力し、その時の加算増幅器１
６の出力アナログ値Ｖ。ｕｔがｌ Ｖｏｕｔ ｌ≦Ｅａ
であるか否かをウィンドコンパレータ３１によ９５周べ
る。検出用デジタルデータＤｄｅｔを変えることにより
ｌ Ｖｏｕｔ Ｉ≦ＥａＶＣシ、その時の検出用デジタ
ルデータＤｄｅｔをＶ。ｆｆと１７で制御部１１内のメ
モリに格納する。Ｖｏ ｆ ｆはＤＡ変換器の出力電圧
のオフセラｌ−に相当する。以上の動作によって制御部
１１内のメモリにはＤｏｕｔ （２） 〜Ｄｏｕｔ （
２５６） 。
ｖｏｆｆ、ＶＬＳＢが格納される。
ｖｉｉｉ） 制御部１１において、その内部のメモリの
データから Ｄｏｕｔ’（’）＝Ｄｏｕｔ （’）−ＶＬ Ｓ Ｂ＝
△Ｖｉ （ｉ＝２〜２５６）を計算し、制御部１１内の
メモリへ格納する。
データから Ｄｏｕｔ’（’）＝Ｄｏｕｔ （’）−ＶＬ Ｓ Ｂ＝
△Ｖｉ （ｉ＝２〜２５６）を計算し、制御部１１内の
メモリへ格納する。
第５図に示したように交ＬＴに入力する補正用デジタル
入カバターンはＬＳＢの差であり、従って理想的にはり
。ｕ ｔ （’）は何れもＬ Ｓ 、Ｂと等Ｌ イモノ
トナ’） 、Ｄｏｕｔ’（］）は誤差に相当する。
入カバターンはＬＳＢの差であり、従って理想的にはり
。ｕ ｔ （’）は何れもＬ Ｓ 、Ｂと等Ｌ イモノ
トナ’） 、Ｄｏｕｔ’（］）は誤差に相当する。
ｉｘ） 各ビットパターンでの誤差ε（ｉ）（ｉ＝２〜
２５６）は、次の（ａ）式（導出は後述）で算出される
ため、制御部１１において（ａ）式を実行しε（１）〜
ε（２５６）を算出する。
２５６）は、次の（ａ）式（導出は後述）で算出される
ため、制御部１１において（ａ）式を実行しε（１）〜
ε（２５６）を算出する。
ε ０＜）”ｖｏｒｒ −△Ｖ＋ ： （’＝ １−〜
１２８）ε （ｌく） ＝ Ｖｏｆｆ ； （ｋ＝１２
９ ） −・（ａ）ε０＜）＝ｖｏｒｆ十△Ｖｉ ：
（ｋ＝１３０〜２５６）×）制御部１１においてε（１
）〜ε（２５６）がら補正データＤｃａｌ （１） 〜
Ｄｃａｌ （２５６） ｆ算出しメモリ１８に格納する
。
１２８）ε （ｌく） ＝ Ｖｏｆｆ ； （ｋ＝１２
９ ） −・（ａ）ε０＜）＝ｖｏｒｆ十△Ｖｉ ：
（ｋ＝１３０〜２５６）×）制御部１１においてε（１
）〜ε（２５６）がら補正データＤｃａｌ （１） 〜
Ｄｃａｌ （２５６） ｆ算出しメモリ１８に格納する
。
通常ＯＤＡ変換動作時には、制御部１１から制御信号１
２，１９．３３によりマルチプレクサ１３゜２１．３２
を切り換え端子Ａ、Ｄ、Ｇの信号をそれぞれ端子Ｃ，Ｆ
、Ｉへ出力するようにセットする。これに」：リマルチ
プレクザ２１がら入力デジタルデータＤｉｎ中の上位ビ
ット２２がメモリ１８へ与えられ、対応する補正データ
Ｄ。ａｌが補正用ＤＡ変換回路２３に人力され、そのア
ナログ変換値は加算増幅器１６でＤＡ変換回路１５のア
ナログ出力値と加算される。これにより補正が実行され
る。
２，１９．３３によりマルチプレクサ１３゜２１．３２
を切り換え端子Ａ、Ｄ、Ｇの信号をそれぞれ端子Ｃ，Ｆ
、Ｉへ出力するようにセットする。これに」：リマルチ
プレクザ２１がら入力デジタルデータＤｉｎ中の上位ビ
ット２２がメモリ１８へ与えられ、対応する補正データ
Ｄ。ａｌが補正用ＤＡ変換回路２３に人力され、そのア
ナログ変換値は加算増幅器１６でＤＡ変換回路１５のア
ナログ出力値と加算される。これにより補正が実行され
る。
前記（ａ）式の導出について以下に述べる。ｖＸを下位
１０ピツ］・が全て１で、上位８ビツトが０の時のアナ
ログ出力電圧であるとすると第６図、第７図に示すよう
に理想的にはｌ Ｖｉ Ｖｉ−１１＝ＶＸであり、次式
が成立つ。
１０ピツ］・が全て１で、上位８ビツトが０の時のアナ
ログ出力電圧であるとすると第６図、第７図に示すよう
に理想的にはｌ Ｖｉ Ｖｉ−１１＝ＶＸであり、次式
が成立つ。
Ｖ１＝Ｖ２−△Ｖ２−Ｖｘ−ＶＬＳＢ
＝Ｖｏｆｆ−△Ｖｉ−１２８Ｖｘ−１２８ＶＬＳＢ゛１
ｖ［５＝ｖｏｆｆ−△Ｖ１２９−Ｖ、−ＶＬＳＢＶ１２
９＝ＶｏＨ ｖｉａｏ＝ｖ□Ｂ＋△ｖ１ａｏ＋ｖ、＋ｖｒ−、ｓＢ曝 Ｖ２５６＝Ｖ２５５＋△Ｖ２５６−１−Ｖ、＋ＶＬＳＢ
”Ｖｏｆｆ＋△Ｖｉ＋１２７ＶＸ＋１２７ＶＬＳＢ即ち Ｖｋ＝Ｖｏｆｆ−△Ｖ７＋（ｋ−１２９）Ｘ（ＶＸ＋Ｖ
ＬＳＢ）；（ｋ ＝ ｌ〜１２８） Ｖｋ−Ｖｏｆｆ＋△Ｖｉ＋（ｋｉ ２９）Ｘ（Ｖ、＋Ｖ
ＬＳＢ）；（ｋ＝１３０〜２５６） となる。
９＝ＶｏＨ ｖｉａｏ＝ｖ□Ｂ＋△ｖ１ａｏ＋ｖ、＋ｖｒ−、ｓＢ曝 Ｖ２５６＝Ｖ２５５＋△Ｖ２５６−１−Ｖ、＋ＶＬＳＢ
”Ｖｏｆｆ＋△Ｖｉ＋１２７ＶＸ＋１２７ＶＬＳＢ即ち Ｖｋ＝Ｖｏｆｆ−△Ｖ７＋（ｋ−１２９）Ｘ（ＶＸ＋Ｖ
ＬＳＢ）；（ｋ ＝ ｌ〜１２８） Ｖｋ−Ｖｏｆｆ＋△Ｖｉ＋（ｋｉ ２９）Ｘ（Ｖ、＋Ｖ
ＬＳＢ）；（ｋ＝１３０〜２５６） となる。
ここでピッ（・電流源Ｊｉ（’＝１〜８）ｖｒＣ直線性
誤差がない場合、即ら△■２〜△Ｖ２５６が全て０のと
きＤＡ変換器の出力をＥｋと表すと、Ｅｋ＝（ｋ−１２
９）Ｘ（Ｖ、＋ＶＬＳＢ） （ｋ＝１〜２５６ ）−・
（Ｃ）となり、これは直線関係となる。従って直線性誤
差ε（′ｋ）は次式（ｄ）で表される。
誤差がない場合、即ら△■２〜△Ｖ２５６が全て０のと
きＤＡ変換器の出力をＥｋと表すと、Ｅｋ＝（ｋ−１２
９）Ｘ（Ｖ、＋ＶＬＳＢ） （ｋ＝１〜２５６ ）−・
（Ｃ）となり、これは直線関係となる。従って直線性誤
差ε（′ｋ）は次式（ｄ）で表される。
ε（”） −Ｖｋ Ｅｋ ・・・・・・・・（ｄ）式（
（１）に式（ｂ） 、 （Ｃ）を代入すると、前記の式
（ａ）が得られる。
（１）に式（ｂ） 、 （Ｃ）を代入すると、前記の式
（ａ）が得られる。
〈実施例２〉
第１０図にこの発明の実施例２を第１図、第２１図と対
応する部分（Ｃ同一の符号を付けて示す。この構成の場
合、ＤＡ変換回路１５は補正対象の上位８ピツＩ・の各
ビット′電ｌ＆源の出力電流値が、外部からの補正用デ
ジタルデータＤ１）１〜ｌ） ｌ） ８によって変化さ
せ得るように内部に補ＩＬ用ＤＡ変換回路ＣＤＡ、Ｃｒ
ｎ（”＝ １〜８ ） （図示せず〕を持っている。第
１０図において制御部１１からの制御信号３６によって
マルチプレクｆ３７が制御され、（１５） 制御部１１からの補正用デジタルデータＤ ｌ）はビッ
ト電流源調整用デジタル信号Ｄｂｌ〜ＤＩ）８のうちい
ずれか一つとして出力される。このデジタル信号Ｄｂｌ
〜Ｄｂ８によｐＤＡ変換回路１５中の対応する電流源の
電流値が変化させられる。
応する部分（Ｃ同一の符号を付けて示す。この構成の場
合、ＤＡ変換回路１５は補正対象の上位８ピツＩ・の各
ビット′電ｌ＆源の出力電流値が、外部からの補正用デ
ジタルデータＤ１）１〜ｌ） ｌ） ８によって変化さ
せ得るように内部に補ＩＬ用ＤＡ変換回路ＣＤＡ、Ｃｒ
ｎ（”＝ １〜８ ） （図示せず〕を持っている。第
１０図において制御部１１からの制御信号３６によって
マルチプレクｆ３７が制御され、（１５） 制御部１１からの補正用デジタルデータＤ ｌ）はビッ
ト電流源調整用デジタル信号Ｄｂｌ〜ＤＩ）８のうちい
ずれか一つとして出力される。このデジタル信号Ｄｂｌ
〜Ｄｂ８によｐＤＡ変換回路１５中の対応する電流源の
電流値が変化させられる。
この実施例では実施例１と同様にして誤差ε（１）〜ε
（２５６） ｋ得る。但しこの実施例の場合（・では補
正用デジタルデータ１ＤＩ）ｍ）を補１’Ｅ １４１
Ｄ Ａ変換回路ＣＤＡＣｍ（ｍ＝１〜８）に入力し、各
ビット電流源の出力電流値を調節することにより１０２
−Ｕ２“１≦Ｅａとする。即ち検出用デジタルデータＤ
ｄｅｔとしてＤｂｍ（ｍ−１〜８）を用イル。
（２５６） ｋ得る。但しこの実施例の場合（・では補
正用デジタルデータ１ＤＩ）ｍ）を補１’Ｅ １４１
Ｄ Ａ変換回路ＣＤＡＣｍ（ｍ＝１〜８）に入力し、各
ビット電流源の出力電流値を調節することにより１０２
−Ｕ２“１≦Ｅａとする。即ち検出用デジタルデータＤ
ｄｅｔとしてＤｂｍ（ｍ−１〜８）を用イル。
論文１ｌＡｎ ＮＢＳ Ｃａ１ｉｂｒａｔｉｏｎ ５ｅ
ｒｖｉｃｅ ｆｏｒ Ａ／’Ｄａｎｄ Ｄ／Ａ （：ｏ
ｎｖｅｒｔｅｒｓ ” Ｔ、 Ｍ＋５ｏｕｄｅｒｓ ａ
ｎｄ Ｄ、Ｒ。
ｒｖｉｃｅ ｆｏｒ Ａ／’Ｄａｎｄ Ｄ／Ａ （：ｏ
ｎｖｅｒｔｅｒｓ ” Ｔ、 Ｍ＋５ｏｕｄｅｒｓ ａ
ｎｄ Ｄ、Ｒ。
Ｆ１ａ５ｂ 、 ＩＥＥＥ ’ｌ’ｅｓｔ Ｃｏｎｆｅ
ｒｅｎｃｅ （１ｇ Ｂ １ ）によれば、Ｗａｌｓｈ
関数系のサブセントであるＲａｄｅｍａｃｈｅｒ関数を
用いることにより、ＤＡ変換の誤差をビット自身の誤差
とその池の誤差とに分離することができる。そこで制御
部１１において次式（ｅ）からＲａｄｅｍａｃｈｅｒ係
数Ｃ４゜を算出する。（ｅ）式は前記論文に（１６） 記載されている通りである。
ｒｅｎｃｅ （１ｇ Ｂ １ ）によれば、Ｗａｌｓｈ
関数系のサブセントであるＲａｄｅｍａｃｈｅｒ関数を
用いることにより、ＤＡ変換の誤差をビット自身の誤差
とその池の誤差とに分離することができる。そこで制御
部１１において次式（ｅ）からＲａｄｅｍａｃｈｅｒ係
数Ｃ４゜を算出する。（ｅ）式は前記論文に（１６） 記載されている通りである。
Ｃｒｎ−１／２Ｎ・εＱＯ・ψｍｋ −−−（ｅ）ただ
しｍ−１〜８、Ｃ１１１はｍピッ（・目）誤差ノ１／２
なので、これを２倍１〜だものの符号を反転し、ｎ］ビ
ビッ目の補正用ＤＡ変換回路ＣＤ Ａ Ｃｍにセットす
る。以上の動作により補正が実行される。
しｍ−１〜８、Ｃ１１１はｍピッ（・目）誤差ノ１／２
なので、これを２倍１〜だものの符号を反転し、ｎ］ビ
ビッ目の補正用ＤＡ変換回路ＣＤ Ａ Ｃｍにセットす
る。以上の動作により補正が実行される。
〈実施例３〉
上述ではウィンドコンパ１／−夕３１の出力に応じて検
出用デジタルデータを変化させてＵ ２−Ｕ ２゜のデ
ジタル変換全行ったが、高域通過フィルタ３１の出力を
直接ＡＤ変換してもよい。即ち第１１図にこの発明の実
施例３を第１図、第２図と対応する部分に同一の符号を
付けて示す。この実施例では、実施例１と同様に第５図
に示した補正用デジタル入カバターンを制御部１１から
入力する。高域通過フィルタ２９からの出力Ｕｋ、 Ｕ
ｋ’ （ｋ ＝ ２〜２５６）ｅＡＤ変換器３８で測定
し、そのデジタル値３９を制御部１１に入力する。Ｕｋ
−Ｕｋ’が検出用デジタルデータＤｄｅｔとなる。これ
より実施例１と同様にして補正データＤ。ａｌ （１）
〜Ｄｃａｌ（２５６）を計算しメモリ１８に格納する。
出用デジタルデータを変化させてＵ ２−Ｕ ２゜のデ
ジタル変換全行ったが、高域通過フィルタ３１の出力を
直接ＡＤ変換してもよい。即ち第１１図にこの発明の実
施例３を第１図、第２図と対応する部分に同一の符号を
付けて示す。この実施例では、実施例１と同様に第５図
に示した補正用デジタル入カバターンを制御部１１から
入力する。高域通過フィルタ２９からの出力Ｕｋ、 Ｕ
ｋ’ （ｋ ＝ ２〜２５６）ｅＡＤ変換器３８で測定
し、そのデジタル値３９を制御部１１に入力する。Ｕｋ
−Ｕｋ’が検出用デジタルデータＤｄｅｔとなる。これ
より実施例１と同様にして補正データＤ。ａｌ （１）
〜Ｄｃａｌ（２５６）を計算しメモリ１８に格納する。
通常ＯＤＡ変換動作時には制御信号１２によってマルチ
プレクサ１３金切り換え、端子Ａの信号を選択するよう
セットする。入力データＤｉｎの上位ビット２２のパタ
ーンに応じた補正データ４１がメモリ１８より出力され
、デジタル加算器４２において入力データＤｉｎ中の下
位１０ビツトと共に加算される。
プレクサ１３金切り換え、端子Ａの信号を選択するよう
セットする。入力データＤｉｎの上位ビット２２のパタ
ーンに応じた補正データ４１がメモリ１８より出力され
、デジタル加算器４２において入力データＤｉｎ中の下
位１０ビツトと共に加算される。
れる。このときの加算動作により生じるキャリーまたは
ボロー信号４５はマルチプレクサ１３に入力される。以
上のようにして補正が実行される。
ボロー信号４５はマルチプレクサ１３に入力される。以
上のようにして補正が実行される。
次ぎにＡＤ変換器３８に要求されるダイナミックレンジ
および分解能を考える。未補正のピッｌ−を流源の誤差
が±００１％であるとする。この場合各ビット電流源の
誤差は第３図に示したようになる。第３図と第５図のビ
ットパターンとより高域通過フィルタ２９に入力する電
圧の振幅が最大となるのはビットパターン０とＧである
。即ちＶ１２９とＶ １２９’の差は最悪の場合５２．
４ＬＳＢ（６ビツト）となる。一方ＡＤ変換器３８の検
出分解能として０．０１ＬＳＢ程度は要求されるので、
ＡＤ変換器３８としては１３ビット程度のＡＤ変換器で
よい。従来の場合はＤＡ変換回路１５の出力（２ＮＬＳ
Ｂ）をそのままＡＤ変換器３８で測定するので２５ビッ
ト程度のＡＤ変換器を必要とした。
および分解能を考える。未補正のピッｌ−を流源の誤差
が±００１％であるとする。この場合各ビット電流源の
誤差は第３図に示したようになる。第３図と第５図のビ
ットパターンとより高域通過フィルタ２９に入力する電
圧の振幅が最大となるのはビットパターン０とＧである
。即ちＶ１２９とＶ １２９’の差は最悪の場合５２．
４ＬＳＢ（６ビツト）となる。一方ＡＤ変換器３８の検
出分解能として０．０１ＬＳＢ程度は要求されるので、
ＡＤ変換器３８としては１３ビット程度のＡＤ変換器で
よい。従来の場合はＤＡ変換回路１５の出力（２ＮＬＳ
Ｂ）をそのままＡＤ変換器３８で測定するので２５ビッ
ト程度のＡＤ変換器を必要とした。
〈効果の説明〉
す、上説明したように、補正対象の上位Ｎビット以外の
ビットが全てＯであるパターンと、このパターンから下
位（Ｍ−Ｎ）ビット内にのみ論理″ｌ Ｉ＋を有する特
定のビットパターンｔｍ算したパターンとを交互にＤＡ
変換器に入力し、アナログ出力を高域通過フィルタに通
して直流分をカットすることにより、小さな電圧の測定
によって高分解能で直線性誤差を得ることができる。こ
の結果ＤＡ変換器の誤差補正精度を向上させ得るととも
に、誤差検出回路の低価格化、小型化が実現し得る利点
がある。
ビットが全てＯであるパターンと、このパターンから下
位（Ｍ−Ｎ）ビット内にのみ論理″ｌ Ｉ＋を有する特
定のビットパターンｔｍ算したパターンとを交互にＤＡ
変換器に入力し、アナログ出力を高域通過フィルタに通
して直流分をカットすることにより、小さな電圧の測定
によって高分解能で直線性誤差を得ることができる。こ
の結果ＤＡ変換器の誤差補正精度を向上させ得るととも
に、誤差検出回路の低価格化、小型化が実現し得る利点
がある。
第１図は従来の補正機能を持つＤＡ変換器の概略回路構
成を示すブロック図、第２図はこの発明の実施例１の補
正機能を有するＤＡ変換器の概略回路構成を示すブロッ
ク図、第３図は各上位ビットに対する±００１％の誤差
値を示す図、第４図は実施例１における誤差補正動作の
例を示すフローチャート、第５図は補正用デジタル入カ
バターンを示す図、第６図は第５図に示した入カバター
ンの入力に対するアナログ出力電圧を示す図、第７図は
第６図中の１ステップ部分の拡大図、第８図は高域通過
フィルタ通過前後の出力波形を示す図、第９図は■。ｆ
ｆ測定のためのデジタル入カバターンを示す図、第１０
図はこの発明の実施例２の補正機能を有するＤＡ変換器
の概略回路構成を示すブロック図、第１１図はこの発明
の実施例３の補正機能を有するＤＡ変換器の概略回路構
成を示すブロック図である。 Ｄｉｎ ：入力デジタルデータ、１１：制御部、１２゜
１９．３３．３６：マルチプレクサ制御信号、１３．２
１．３２，３７：マルチプレクツ−，１４：誤差検出用
パターンデータ、１５：ＤＡ変換回路、１６：加算増幅
器、１８：メモリ、２２：補正対象ビット、２３：補正
用ＤＡ変換回路、２４：出力端子、２５ニアドレス信号
、２６：メモリ用データ、２７：切り換えスイッチ、２
８：スイッチ制御信号、２９：高域通過フィルタ、３１
：ウィンドコンパレータ、３８：ＡＤｉ換器、４２：デ
ジタル加算器、４１：補正用デジタルデータ、４３：加
算結果、４４：補正されたデジタルデータ、４５：キャ
リーまたはボロー信号、Ｄｃａｌ：補正用デジタル信号
、Ｄｂ、Ｄｂｌ・・・・・・Ｄｂ８：ビット電流源調整
用デジタル信号。 特許出願人 日本電信電話公社 代 理 人 草 野 卓 ０ −０ −０ −０ α）−□−−−−−−□“−−−−−−−−−−−−一
−−□−−−−−−−−−和 。 。。 。。 −一 （） −−−−００−−−−−００−−−−−−−−−
−−−−−−−−０００００−− ”Ｃ） −ｅｏ ｅｅ −＠＠
成を示すブロック図、第２図はこの発明の実施例１の補
正機能を有するＤＡ変換器の概略回路構成を示すブロッ
ク図、第３図は各上位ビットに対する±００１％の誤差
値を示す図、第４図は実施例１における誤差補正動作の
例を示すフローチャート、第５図は補正用デジタル入カ
バターンを示す図、第６図は第５図に示した入カバター
ンの入力に対するアナログ出力電圧を示す図、第７図は
第６図中の１ステップ部分の拡大図、第８図は高域通過
フィルタ通過前後の出力波形を示す図、第９図は■。ｆ
ｆ測定のためのデジタル入カバターンを示す図、第１０
図はこの発明の実施例２の補正機能を有するＤＡ変換器
の概略回路構成を示すブロック図、第１１図はこの発明
の実施例３の補正機能を有するＤＡ変換器の概略回路構
成を示すブロック図である。 Ｄｉｎ ：入力デジタルデータ、１１：制御部、１２゜
１９．３３．３６：マルチプレクサ制御信号、１３．２
１．３２，３７：マルチプレクツ−，１４：誤差検出用
パターンデータ、１５：ＤＡ変換回路、１６：加算増幅
器、１８：メモリ、２２：補正対象ビット、２３：補正
用ＤＡ変換回路、２４：出力端子、２５ニアドレス信号
、２６：メモリ用データ、２７：切り換えスイッチ、２
８：スイッチ制御信号、２９：高域通過フィルタ、３１
：ウィンドコンパレータ、３８：ＡＤｉ換器、４２：デ
ジタル加算器、４１：補正用デジタルデータ、４３：加
算結果、４４：補正されたデジタルデータ、４５：キャ
リーまたはボロー信号、Ｄｃａｌ：補正用デジタル信号
、Ｄｂ、Ｄｂｌ・・・・・・Ｄｂ８：ビット電流源調整
用デジタル信号。 特許出願人 日本電信電話公社 代 理 人 草 野 卓 ０ −０ −０ −０ α）−□−−−−−−□“−−−−−−−−−−−−一
−−□−−−−−−−−−和 。 。。 。。 −一 （） −−−−００−−−−−００−−−−−−−−−
−−−−−−−−０００００−− ”Ｃ） −ｅｏ ｅｅ −＠＠
Claims (4)
- （１） 上位Ｎビットに対して補正を要するＭビット（
Ｎ＜Ｍ ）のＤＡ変換器において、上位Ｎビットにより
作られる２Ｎケのビットパターンのうらから全て零であ
るビットパターンを除いた２Ｎ−１ケのビットパターン
Ｄｉ （１＝ １〜２Ｎ−１）と下位（Ｍ−Ｎ）ビット
内にのみ論理＋１１ ｎを有する特定のビットパターン
をＤｌから減勢、シ、その減算により一ヒ位Ｎビットに
桁下りが生じたビットパターンＤ１′（ｌ−１〜２”ｌ
）とを交ｔｇＨに発生させるビットパターン発生手段と
、そのこれらビットパターンが上記ＤＡ変換器で変換さ
れた出力信号の直流成分を遮断する高域通過フィルタと
、その高域通過フィルタの出力を用いて」１記ビットパ
ターンＩ）ｌ及びＤｉの各変換出力の差をデジタル値に
変換するアナログデジタル変換手段と、その変換された
デジタル値により上記ＤＡ変換器の直線性誤差を算出す
る誤差演算手段とを有するとと全特徴としたＤＡ変換器
における直線性誤差補正回路。 - （２）上記アナログデジタル変換手段は、上記高域通過
フィルタがウィンドコンパレータへ供給され、そのウィ
ンドコンパレータの出力に応じて検出用デジタルデータ
ｆ Ｌピッｌ−（’ｆ、＜ＩＶ’ｌ）の補正用ＤＡ変換
器へ供給し、この補正用ＤＡ変換器の出力を上記Ｍビッ
トＯＤＡ変換器の出力と加算して上記高域ａ過フィルタ
へ供給し、上記ウィンドコンパレータの出力が所定（直
り、下になるように上記検出用デジタルデータを制御す
る手段である特許請求の範囲第１項記載ＯＤＡ変換器に
おける直線性誤差補正回路。 - （３）上記アナログデジタル変換゛手段は、上記高域通
過フィルタがウィンドコンパレータへ供給され、そのウ
ィンドコンパレータの出力に応じて上記ＤＡ変換器の上
位Ｎビットのビット電流諒の電流ｆｉｔをデジタル信号
によって変化させ、」二記ウィンドコンパレータの出力
が所定値Ｉｕ下になるように上記電流値を制御する手段
である特許請求の範囲第１項記載のＤＡ変換器における
直線性誤差補正回路。 - （４）上記アナログデジタル変換手段は上記高域通過フ
ィルタの出力を、上記ＡＤ変換器よりもダイナミックレ
ンジが小さいＡＤ変換器でデジタル値に変換する手段で
ある特許請求の範囲第１項記載ＯＤＡ変換器における直
線性誤差補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4106684A JPS60185429A (ja) | 1984-03-02 | 1984-03-02 | Ｄａ変換器における直線性誤差補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4106684A JPS60185429A (ja) | 1984-03-02 | 1984-03-02 | Ｄａ変換器における直線性誤差補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60185429A true JPS60185429A (ja) | 1985-09-20 |
Family
ID=12598060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4106684A Pending JPS60185429A (ja) | 1984-03-02 | 1984-03-02 | Ｄａ変換器における直線性誤差補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60185429A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03182120A (ja) * | 1989-12-11 | 1991-08-08 | Yokogawa Electric Corp | Ｄ／ａ変換装置 |
| US5270716A (en) * | 1989-05-18 | 1993-12-14 | Deutsche Thomson-Brandt Gmbh | Digital-to-analog converter with high linearity |
| JP2013021599A (ja) * | 2011-07-13 | 2013-01-31 | Renesas Electronics Corp | データ処理システム |
-
1984
- 1984-03-02 JP JP4106684A patent/JPS60185429A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5270716A (en) * | 1989-05-18 | 1993-12-14 | Deutsche Thomson-Brandt Gmbh | Digital-to-analog converter with high linearity |
| JPH03182120A (ja) * | 1989-12-11 | 1991-08-08 | Yokogawa Electric Corp | Ｄ／ａ変換装置 |
| JP2013021599A (ja) * | 2011-07-13 | 2013-01-31 | Renesas Electronics Corp | データ処理システム |
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