JPH0253820B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数の処理段が縦続された情報処理
装置に関し、特に処理段における処理の入出力状
態を監視して多重処理率を向上させるように制御
する手段をそなえた情報処理装置に関する。

〔従来の技術と発明が解決しようとする問題点〕

ベクトル処理装置のように、複数の情報処理部
が縦続された情報処理装置では、複数の命令の処
理が連続的に順次の情報処理部へ流され、多重処
理が行なわれるようになつている。

従来は、ある段の情報処理部から次段の情報処
理部（たとえばバツフア）へ命令の処理に必要な
情報の引渡しを行なうためには、次段の情報処理
部が先の命令の処理を終了し、空き状態になつて
いることが必要とされた。したがつて、次段が処
理中であれば、それが終了するまで前段は情報の
引渡しができず、引渡しが完了するまでは次の処
理も開始できないことになり、全体の処理速度の
低下をまねいていた。

〔問題点を解決するための手段〕

本発明は、縦続された複数段の情報処理部にお
いて、次段の情報処理部が空き状態になることを
条件とせずに前段の情報処理部が次の処理を開始
できるようにして、全体の処理を向上させるもの
である。

そのため本発明は、相続く情報処理部の間に情
報蓄積部を設け、さらに各情報処理部に対応して
情報処理制御部を設ける。また、情報蓄積部に対
応して制御情報蓄積部を設けることにより、命令
の処理状況が制御情報蓄積部において順次“書込
み中”、“書込み済”、読出し中”の状態変化をと
ることに着目して、連続する各命令ごとに上記各
状態のいずれにあるかを監視し、先行する命令の
情報が“書込み済”あるいは“読出し中”となつ
たとき、次の命令の書込みを開始可能のように制
御する手段を設けるものであつて、具体的な構成
は、情報処理部が直列に複数段結合されるととも
に、該情報処理部に対応して情報処理制御部が直
列に複数段結合されて多重処理される情報処理装
置において、 ある情報処理部と次段の情報処理部との間に次
段における処理に必要な情報が蓄えられる情報蓄
積部を設け、該情報蓄積部には、情報処理部から
情報蓄積部へ情報を書込むための書込みアドレス
決定手段と、情報蓄積部から情報を読出して次段
の情報処理部へ伝達するための読出しアドレス決
定手段を設けること、 上記ある情報処理部と次段の情報処理部に対応
したそれぞれの情報処理制御部の間にはそれぞれ
１つないし複数個の第１および第２の制御情報蓄
積部を設けること、 上記それぞれ１つないし複数個の第１および第
２の制御情報蓄積部に対応して第１および第２の
書込みアドレス保持部を設けること、 上記１つないし複数個の第１の制御情報蓄積部
の少なくとも１つは、ある情報処理制御部からの
処理が終了するごとに該処理された処理情報を蓄
積し、その他の第２の制御情報蓄積部は、ある情
報処理制御部で一連の処理が終了した段階におい
て第１の制御情報蓄積部の値を保持すること、 上記第１の書込みアドレス保持部は、ある情報
処理制御部の処理が終了するごとに処理された処
理量に基づき次の処理に備えるための書込みアド
レスを更新し、該ある情報処理制御部で一連の処
理が終了した段階において第１の書込みアドレス
保持部の情報を第２の書込みアドレス保持部に保
持すること、 上記１つないし複数個の第２の制御情報蓄積部
のうち少なくとも１つが有効である場合には、次
段の情報処理制御部に対して処理開始指示を与
え、第２の制御情報蓄積部が全て無効である場合
には、第１の制御情報蓄積部に処理が蓄積された
ことを認識することによつて次段の情報処理制御
部に対して処理開始指示を与えること、 上記情報蓄積部の書込みアドレス決定手段は、
上記第１の書込みアドレス保持部の情報と、ある
情報処理制御部の処理が終了するごとに処理され
た情報とを与えることによつて決定されること、 上記情報蓄積部の読出しアドレス決定手段は、
上記第２の制御情報蓄積部が全て無効な場合にお
いては、一連の処理の開始が第１の制御情報蓄積
部において認識された時点、または第２の制御情
報蓄積部において遷移がある時点、または第２の
制御情報蓄積部より第１の制御情報蓄積部に遷移
がある時点の情報と、次段の情報処理制御部に対
しての処理開始指示とによつて、上記第２の書込
みアドレス保持部のアドレスを設定するととも
に、該処理開始の情報に基づいてアドレスを決定
するようにしたことを特徴としている。

〔発明の作用〕

第１図は本発明の原理説明図である。同図イは
命令処理の状態シーケンスであり、書込み中→
書込み済→読出し中のように番号付けされ
る。同図ロは命令Ａ、命令Ｂ、命令Ｃが連続的
に、あるバツフア機能をもつ情報処理部へ与えら
れたときのバツフア機能に対応する制御情報蓄積
部における１例の制御タイミングを示す。ここで
命令Ｂは、先行する命令の処理情報がの書込み
済となつたときに自処理情報の書込みを可能にさ
れての書込み中となり、命令Ｃは、命令Ａの処
理情報がの読出し中となりかつ命令Ｂの処理情
報がの書込み済となつていることを条件として
自処理情報の書込みを可能にされての書込み中
となる。

一般的に、情報処理部が先行する１個乃至複数
個の命令の処理を完了する前にこれら先行命令の
処理状態を個々に判別することによつて、次に続
く１個乃至複数個の命令を実行するか否かを制御
することができる。後続する実行可能な命令の個
数は、情報処理部内のバツフアの容量や書込み速
度、読出し速度、各命令の処理情報の長さなどに
依存する。

第２図のイ，ロ，ハは情報蓄積部を介して転送
される処理情報の１例を概念的にしめしたもので
ある。本例は処理情報ｂが比較的短く、処理情報
ｃは比較的長い場合のものである。Ｗは書込み端
子、Ｒは読出し端子、ａ，ｂ，ｃはそれぞれ命令
Ａ，Ｂ，Ｃの処理情報、、、は第１図イに
示す状態である。第２図イでは処理情報ａはの
読出し中で、処理情報ｂは書込み済、処理情報ｃ
はの書込み中である。所定の時間後、同図ロに
示すように処理情報ａの読出しは完了し、続いて
処理情報ｂが読出され、の読出し中となる。こ
のとき処理情報ｃはなおの書込み中である。そ
の後同図ハで示すように、処理情報ｂは読出し完
了し、処理情報ｃの読出しが開始される。このと
き処理情報ｃはの書込み中であるが、続いて
の書込み済となる。

以上の例から、ある命令の処理情報が情報蓄積
部へ書込み可能であるためには、少なくとも、直
前の命令の処理情報が書込み済となつているこ
と、さらに情報蓄積部内にすでに処理情報が存在
している場合、それが読出し中であればよいこと
がわかる。

このような命令の各処理状態を識別し制御する
ために、命令ごとに書込んだデータ量（たとえば
エレメント数）と読出したデータ量とをそれぞれ
監視し、総データ量との差（処理情報の長さとの
差）の有無を調べる手段が設けられ、その結果に
基づいて次命令の実行の可否の制御が行われる。

〔実施例〕

次に、本発明の詳細を実施例にしたがつて説明
する。第３図は、本発明の１実施例であるベクト
ル処理装置の全体構成図である。図中、１は主記
憶装置（MSU表わす）、２は記憶制御装置
（MCUと表わす）、３はアクセスパイプライン、
４はベクトルレジスタ（VRと表わす）、５は加
算器、６は乗算器、７は除算器、８は命令制御
部、９はMCUへのREQ信号、１０はデータに付
加される制御情報、１１はロードあるいはストア
データを示す。

第４図は、第３図に示されたアクセスパイプラ
イン３を中心とする要部構成図である。図中、４
−０乃至４−３はそれぞれ４ｎ＋０乃至４ｎ＋３
のエレメント番号をもつVR、１２はアライン処
理部、１３はアライン処理制御部、１４は本発明
に基づいて設けられたアライン済情報蓄積部、１
５はVR書込み処理部を示す。

アライン処理部１２およびVR書込み処理部１
５は本発明の対象となる２つの情報処理部に相当
し、またアライン済情報蓄積部１４が情報蓄積部
に相当する。

ベクトルデータは４エレメント分を同時並列に
転送され、そのためバス、アライン処理部１２、
アライン済情報蓄積部１４、VR書込み処理部１
５、VR４は、それぞれ４系列構成となつてい
る。

第３図および第４図に示された装置の動作の概
要は次の通りである。

アクセスパイプライン３では、命令制御部８で
命令の起動がおこなわれると、供給されたアクセ
スパイプライン３へのSTART（スタート）、OPC
（オペレーシヨンコード）、VL（ベクトルレング
ス）、アドレスなどの命令制御部８からの信号に
基づいて、MSU１の先頭アドレス＋ｎ×エレメ
ント間距離＝RQのアドレスを生成し、VL分だ
けRQの発信が行なわれる。

MCU２では、アクセスパイプライン３からの
RQ、OPC、アドレスに基づき、ロード命令の場
合にはMSUの指定されたアドレスの読出しが行
なわれる。読出されたベクトルデータは、MCU
２を経由して、アクセスパイプライン３に入力さ
れる。

アクセスパイプライン３では、ベクトルレジス
タVR４（４−０乃至４−３）がエレメント順に
構成されるようにしているため、アライン処理部
１２により、MCU２とのインタフエースをもつ
要求アドレスに対応する４エレメント分のバス
を、ベクトルデータがエレメント順になるように
組みかえる変換が行なわれる。

アライン処理されたベクトルデータは、一旦ア
ライン済情報蓄積部１４中の書込みアドレスが示
している位置に書込まれる。

ベクトルレジスタVR４（４−０乃至４−３）
がたとえばインタリーブされていれば（図示の例
では８バンクにインタリーブ）、ベクトルレジス
タVR４に対しアクセス可能になるまでアライン
済情報蓄積部１４に入つているベクトルデータが
読出されないため、その間も他のベクトルデータ
を書込めるようにアライン済情報蓄積部１４は、
多段のバツフア構成とする。

ベクトルレジスタVR４に対して、アクセス可
能であることがわかれば、アライン済情報蓄積部
１４より読み出して、VR書込み処理部１５を経
由してベクトルレジスタVR４に書込む。

次に、アライン済情報蓄積部１４に対するベク
トルデータの書込み及び読出し制御機構について
説明する。第５図はその概要図であり、４および
１２乃至１５の要素は第４図に示されているもの
と同じである。また１６は本発明に基づいて設け
られたアライン済制御情報蓄積部、１７は書込み
アドレス保持部、１８はVR書込み制御部であ
る。

アライン処理制御部１３およびVR書込み制御
部１８は本発明の対象となる２つの情報処理制御
部に対応し、アライン済制御情報蓄積部１６は、
第１ないしは第２の制御情報蓄積部に対応し、書
込みアドレス保持部１７は第１ないし第２の書込
みアドレス保持部に対応している。

アライン処理部１２とVR書込み処理部１５と
の間にアライン済情報蓄積部１４が設けられてい
るのに対応して、アライン処理制御部１３とVR
書込み制御部１８との間に、アライン済制御情報
蓄積部１６および書込みアドレス保持部１７が設
けられている。アライン済情報蓄積部１４におけ
るデータバス回路には、第６図により後述される
ようにカウンタ機能をもつ書込アドレスレジスタ
と読出しアドレスレジスタが設けられ、アライン
済制御情報蓄積部および書込みアドレス保持部か
らの制御信号によつてセツトあるいはカウントア
ツプされるようになつている。

また、アライン済制御情報蓄積部１６と書込み
アドレス保持部１７は、それぞれ第７図および第
８図により後述されるように、書込み中と書込み
済および読出し中を区別して制御できるように構
成されており、簡単な制御信号のみで処理部を、
また複数の命令を動作させることができる。アラ
イン処理制御部１３は、MCUより与えられたア
ラインに必要な制御信号から、アライン処理に必
要なアライン制御信号をつくる。またアライン処
理ごとにアライン処理済制御情報を出力する。

アライン処理部１２は、アライン処理制御部１
３からの信号とロードデータ命令によりアライン
を行なう。

アライン済制御情報蓄積部１６は、アライン処
理済制御情報からアライン処理されたデータの個
数を知ることができ、書込みアドレス保持部１７
がアライン済情報蓄積部１４に対して書込みアド
レスを設定し、さらにアライン処理済制御情報を
もとにカウントアツプ信号をアライン済情報蓄積
部に送出することにより書込みアドレスが設定さ
れることにより、アラインされたデータを保持さ
せ、また読出しアドレス及び読出しのためのアド
レスカウントアツプ信号とによつて読出しアドレ
スを与えることによりVR書込み処理部１５にデ
ータを転送させる。

アライン済情報蓄積部１４は、書込みアドレ
ス、読出しアドレスだけで、アラインされたデー
タをアクセスする。

アライン済制御情報蓄積部１６の制御情報から
読出し可能なデータが存在することを知ると、
VRの書込みタイミングにあわせて読出し制御を
行ない、その読出し制御信号によつてVRの書込
み制御信号を作成する。

VR書込み処理部１５は、アライン済情報蓄積
部１４からの読出しデータとVR書込み制御信号
とによりVRにベクトルデータを書込む。

第６図は、第５図におけるアライン済情報蓄積
部１４の詳細構成図である。図中、１４１−０乃
至１４１−３はアラインレジスタスタツク
（ARSと表わす）、１４２−０乃至１４２−３は
カウンタとして機能する書込みアドレスレジス
タ、１４３−０乃至１４３−３も同様にカウンタ
として機能する読出しアドレスレジスタを示す。

書込みアドレスレジスタ１４２−０乃至１４２
−３および読出しアドレスレジスタ１４３−０乃
至１４３−３には、それぞれ命令単位ごとに書込
みアドレスと読出しアドレスとが初期設定され、
以後書込みアドレスレジスタの内容はアライン処
理されるごとに個々に＋１だけカウントアツプさ
れ、他方読出しアドレスレジスタは読出しが行な
われるたびに＋１ずつカウントアツプされる。こ
れにより、第２図で例示的に説明したような方法
で、アライン処理部１２より入力されたデータが
ARSへ書込まれた後、入力された順序でVR書込
み処理部１５へ読出される。

第７図は、第５図におけるアライン済制御情報
蓄積部１６の詳細構成図である。図中、１６１は
加算器、１６２は減算器、１６３は書込み中個数
レジスタ、１６４−０乃至１６４−３はそれぞれ
書込み済個数レジスタ、１６５はセレクタ、１６
６は減算器、１６７は読出し個数レジスタ、１６
８はANDゲート、１６９は禁止ゲートを示す。

アライン処理制御部１３でアライン処理が行な
われることが判つたとき、その中のVALID（有
効）なデータ（エレメント）の個数がアライン済
制御情報蓄積部１６へ通知される。第６図の
ARS１４１−０乃至１４１−３へVALIDなデー
タが書込まれると、その個数が加算器１６１の一
方の入力へ与えられる。加算器１６１の他方の入
力へは、書込み中個数レジスタ１６３にあるこれ
までに書込まれたVALIDデータの個数がANDゲ
ート１６８を介したループにより与えられる。両
者は加算器１６１で加算され、結果は再び書込み
中個数レジスタ１６３へ格納される。

このように、ARSへ書込まれたデータの個数
は、書込み中個数レジスタ１６３中に累算され
る。

ANDゲート１６８は、ARSへの書込みを開始
する際つまり各命令の書込み開始時点に信号
ARSWCを一旦オフにして、書込み中個数レジス
タ１６３からの信号ループを切断し、レジスタ１
６２をクリヤする働きをもつ。第２図のハに示さ
れた例のように、同一命令のデータについて同時
的に書込みと読出しが進行する場合には、読出し
が行なわれるたびに書込み中個数レジスタ１６３
の内容を減じなければならない。減算器１６２お
よび禁止ゲート１６９はその場合に機能化され
る。ARSRDはARSから読出しが行なわれたとき
に与えられる信号であり、ARSEQは、ARSが同
一命令について書込みおよび読出しを行なつてい
るときにオフにされる信号である。したがつて、
信号ARSEQがオフの期間にARSRDがオンにな
るたびに書込み中個数はたとえば４ずつカウント
ダウンされる。

１つの命令についてARSへの書込みが全て終
了した場合には、読出し待機となるため、書込み
中個数レジスタ１６３にある書込み中個数値は、
ループの終りに書込み済個数レジスタ１６４−０
乃至１６４−３のいずれか１つに移される。図示
の例では書込み済個数レジスタ１６４−０乃至１
６４−３は４個までの命令について、その書込み
済個数を保持することができる。書込み済個数レ
ジスタの選択は、選択すべきレジスタにのみクロ
ツク（図示せず）を印加することによつて行われ
る。

セレクタ１６５は、読出しを実行しようとする
命令に対応する書込み中個数レジスタ１６３ある
いは書込み済個数レジスタ１６４−０乃至１６４
−３のいずれか１つを選択し、減算器１６６へ印
加する。ある命令のARS読出し処理が終了した
とき、まず書込み済個数レジスタ１６４−０ない
し１６４−３のいずれかの内容が有効（未処理）
であるか否かを調べ、有効である場合つまり
ARSの中に書込み済の命令が存在する場合には、
VR書込み制御部１８に対して処理開始指示を与
える。他方、各書込み済個数レジスタの内容が全
て無効なものである（処理済となついる）場合に
は、次に書込み中個数レジスタ１６３の内容を調
べ、それが有効である場合にVR書込み制御部１
８に対して処理開始指示を与える。この結果、実
行する命令の書込み済個数情報をもつ１つのレジ
スタが選択される。すなわち、ARS書込みが済
んでいる命令があればそのデータ読出しが優先的
に実行され、それがない場合に書込み実行中の命
令のデータが読出されるように制御される。減算
器１６６、読出し個数レジスタ１６７およびセレ
クタ１６５を通る減算ループは、ARSの読出し
制御信号ARSRDが与えられるたび、すなわち読
出しが行われるたび、セレクタ１６５の出力をた
とえば４ずつカウントダウンする。

第８図は、第５図における書込みアドレス保持
部１７の詳細構成図である。図中、１７１は加算
器、１７２は書込み開始アドレスレジスタ、１７
３−０乃至１７３−３は読出し開始アドレスレジ
スタ、１７４はセレクタ、１７５は読出し開始ア
ドレス出力レジスタ、１７６は第６図の書込みア
ドレスレジスタ１４２−０乃至１４２−３のカウ
ントアツプを指示する制御レジスタである。

加算器１７１および書込み開始アドレスレジス
タ１７２は、アライン処理制御部からのアライン
処理済制御情報に基づいて、次のタイミングで発
生するARSの書込みアドレスを認識し、たとえ
ば１つの命令単位の処理が終了したとき、次の命
令の書込み開始アドレスを第６図の書込みアドレ
スレジスタ１４２−０乃至１４２−３に与える。
このアドレスは、同時に読出し開始アドレスレジ
スタ１７３−０乃至１７３−３の１つに移され、
命令ごとの読出し開始アドレスとして後で使用さ
れるために保持される。

セレクタ１７４は、第７図のセレクタ１６５が
書込み済個数レジスタ１６４−０乃至１６４−３
のいずれか選択したものからアライン済データ個
数を読出すのと同期して、読出し開始アドレスレ
ジスタ１７３−０乃至１７３−３中の対応するも
のを選択し、その読出し開始アドレスを出力す
る。

第９図は、アライン済制御情報蓄積部１６の書
込み済個数レジスタ１６４−０ないし１６４−３
および書込み中個数レジスタ１６３の動作を一般
的に制御するアルゴリズムの１例についての状態
遷移図である。図中、WAQは書込み済個数レジ
スタ１６４−０乃至１６４−３に保持されている
命令の個数を示し、WABは書込み中個数レジス
タ１６３において処理中であることを示し、
WASおよびWAEはそれぞれ前段のアライン処理
制御部からの命令のSTARTおよびENDを表わ
す信号であり、RAEは次段のVF書込み処理制御
部１８における処理のENDを表わす信号であり、
＊印は逆の信号を意味するものである。

以上の本発明の説明は、ベクトル処理装置を実
施例として行われたが、縦続された複数の処理部
をもつ一般の処理装置において本発明は広く適用
できるものである。

〔発明の効果〕

本発明によれば、次段の情報処理部が空き状態
にならなくとも前段の情報処理部で次の処理を開
始することができる。そのため全体の処理速度が
高められ、さらに情報処理部と情報処理制御部を
独立にすることによつて、情報処理が簡略化され
同一機能をもつた回路を複数個設けることにより
実現できるため、回路の共通化設計ができ、コス
トの低減が可能となる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は情報蓄
積部を介して転送される処理情報の状態例を示す
説明図、第３図は本発明の１実施例であるベクト
ル処理装置の全体構成図、第４図は第３図のアク
セスパイプラインを中心とする各処理部の構成
図、第５図はアライン済情報蓄積部に対するベク
トルデータの書込み・読出し制御機構の概要図、
第６図はアライン済情報蓄積部の詳細構成図、第
７図はアライン済制御情報蓄積部の詳細構成図、
第８図は書込みアドレス保持部の詳細構成図、第
９図はアライン済制御情報蓄積部のデータ転送制
御の状態遷移図である。 図中、４はベクトルレジスタVR、１２はアラ
イン処理部、１３はアライン処理制御部、１４は
アライン済情報蓄積部、１５はVR書込み処理
部、１６はアライン済制御情報蓄積部、１７は書
込みアドレス保持部、１８はVR書込み制御部を
示す。

Claims (1)

1. 【特許請求の範囲】 １ 情報処理部が直列に複数段結合されるととも
   に、該情報処理部に対応して情報処理制御部が直
   列に複数段結合されて多重処理される情報処理装
   置において、 ある情報処理部と次段の情報処理部との間に次
   段における処理に必要な情報が蓄えられる情報蓄
   積部を設け、該情報蓄積部には、情報処理部から
   情報蓄積部へ情報を書込むための書込みアドレス
   決定手段と、情報蓄積部から情報を読出して次段
   の情報処理部へ伝達するための読出しアドレス決
   定手段を設けること、 上記ある情報処理部と次段の情報処理部に対応
   したそれぞれの情報処理制御部の間にはそれぞれ
   １つないし複数個の第１および第２の制御情報蓄
   積部を設けること、 上記それぞれ１つないし複数個の第１および第
   ２の制御情報蓄積部に対応して第１および第２の
   書込みアドレス保持部を設けること、 上記１つないし複数個の第１の制御情報蓄積部
   の少なくとも１つは、ある情報処理制御部からの
   処理が終了するごとに該処理された処理情報を蓄
   積し、その他の第２の制御情報蓄積部は、ある情
   報処理制御部で一連の処理が終了した段階におい
   て第１の制御情報蓄積部の値を保持すること、 上記第１の書込みアドレス保持部は、ある情報
   処理制御部の処理が終了するごとに処理された処
   理量に基づき次の処理に備えるための書込みアド
   レスを更新し、該ある情報処理制御部で一連の処
   理が終了した段階において第１の書込みアドレス
   保持部の情報を第２の書込みアドレス保持部に保
   持すること、 上記１つないし複数個の第２の制御情報蓄積部
   のうち少なくとも１つが有効である場合には、次
   段の情報処理制御部に対して処理開始指示を与
   え、第２の制御情報蓄積部が全て無効である場合
   には、第１の制御情報蓄積部に処理が蓄積された
   ことを認識することによつて次段の情報処理制御
   部に対して処理開始指示を与えること、 上記情報蓄積部の書込みアドレス決定手段は、
   上記第１の書込みアドレス保持部の情報と、ある
   情報処理制御部の処理が終了するごとに処理され
   た情報とを与えることによつて決定されること、 上記情報蓄積部の読出しアドレス決定手段は、
   上記第２の制御情報蓄積部が全て無効な場合にお
   いては、一連の処理の開始が第１の制御情報蓄積
   部において認識された時点、または第２の制御情
   報蓄積部において遷移がある時点、または第２の
   制御情報蓄積部より第１の制御情報蓄積部に遷移
   がある時点の情報と、次段の情報処理制御部に対
   しての処理開始指示とによつて、上記第２の書込
   みアドレス保持部のアドレスを設定するととも
   に、該処理開始の情報に基づいてアドレスを決定
   するようにしたことを特徴とする情報処理装置。