JPS592058B2 - 記憶装置 - Google Patents
記憶装置Info
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- JPS592058B2 JPS592058B2 JP4939777A JP4939777A JPS592058B2 JP S592058 B2 JPS592058 B2 JP S592058B2 JP 4939777 A JP4939777 A JP 4939777A JP 4939777 A JP4939777 A JP 4939777A JP S592058 B2 JPS592058 B2 JP S592058B2
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Description
【発明の詳細な説明】
本発明は多重制御方式をとる情報処理装置等において、
メモリアクセス衝突による処理能力低下を防止するため
の記憶装置に関するものである。
メモリアクセス衝突による処理能力低下を防止するため
の記憶装置に関するものである。
周知のように、情報処理装置において高い処理能力を得
る一つの方法に、複数個の中央制御装置に同一の仕事を
分担実行させるいわゆる多重制御方式がある。ところで
、この多重制後方式においては、複数個の中央制御装置
が同一のプログラム又はデータを頻繁に参照するため、
同一の主記憶装置に同時にアクセス要求を出して衝突を
生じ、その待合せ時間のために充分な処理能力が得られ
ない欠点があつた。この場合、プログラムの読出しに関
しては記憶装置を重複して設けることにより、衝突の問
題を解決できる。すなわち、各々の中央制御装置に専用
の記憶装置を接続し、これに必要なプログラムを蓄えて
おけばよい。しかし、データの授受に関しては、この方
法は使用できない。一方、複数個の中央制御装置を効率
良く運転し、同一の仕事を分担実行させるためには、そ
の各装置相互間で頻繁に情報交換を行う必要があり、何
等かの共用記憶装置が必要である。従つて、共用記憶装
置における衝突の問題は多重制御方式の有する本質的な
欠点であり、これを解決する必要がある。本発明は叙上
の事情に鑑みなされたもので、単一の記憶装置を読出し
命令と書込み命令を同時に実行できるように構成して、
多重制御方式をとる情報処理装置の効率向上を図ること
にある。
る一つの方法に、複数個の中央制御装置に同一の仕事を
分担実行させるいわゆる多重制御方式がある。ところで
、この多重制後方式においては、複数個の中央制御装置
が同一のプログラム又はデータを頻繁に参照するため、
同一の主記憶装置に同時にアクセス要求を出して衝突を
生じ、その待合せ時間のために充分な処理能力が得られ
ない欠点があつた。この場合、プログラムの読出しに関
しては記憶装置を重複して設けることにより、衝突の問
題を解決できる。すなわち、各々の中央制御装置に専用
の記憶装置を接続し、これに必要なプログラムを蓄えて
おけばよい。しかし、データの授受に関しては、この方
法は使用できない。一方、複数個の中央制御装置を効率
良く運転し、同一の仕事を分担実行させるためには、そ
の各装置相互間で頻繁に情報交換を行う必要があり、何
等かの共用記憶装置が必要である。従つて、共用記憶装
置における衝突の問題は多重制御方式の有する本質的な
欠点であり、これを解決する必要がある。本発明は叙上
の事情に鑑みなされたもので、単一の記憶装置を読出し
命令と書込み命令を同時に実行できるように構成して、
多重制御方式をとる情報処理装置の効率向上を図ること
にある。
以下、図面により本発明の内容を詳細に説明する。第１
図は本発明による単一の記憶装置の一実施例を示したも
のである。第１図において、１０が記憶装置であり、２
組の入力信号母線ＡＢＯ，ＡＢｌ、及び２組の出力信号
母線ＷＢＯ，ＷＢｌが接続されている例である。本記憶
装置１０は２組の入力信号母線ＡＢＯ，ＡＢｌのいずれ
かに１個の命令が現れるとき、通常の記憶装置として動
作する。すなわち、単一の読出し命令が加えられたとき
には、その読出し番地を第１レジスタ（ＲＥＧＯ）１１
に蓄え、記憶本体部（Ｍ）１３にアクセスして指定番地
のデータを記憶レジスタ（ＳＲ）１４に読み出し、セレ
クタ（ＳＥＬ）１８を通して２組の出力信号母線ＷＢＯ
，ＷＢｌの一方に送出する。入力及び出力信号母線は一
般に複数組あるが、第１図では２組のみ示してある。又
、単一の書込み命令が加えられると、同様にして１１の
ＲＥＧＯに書込み番地と書込みデータを受信し、記憶本
体部１３の該当番地へ書込みを行う。一方、本装置１０
には第２レジスタ（ＲＥＧｌ）１２、連想メモリ（ＣＡ
Ｍ）１５、バツフアレジスタ（ＢＲ）１６、再書込み回
路（ＲＷ）１７が具備され、読出し命令と書込み命令を
同時に受付けて動作することができる。
図は本発明による単一の記憶装置の一実施例を示したも
のである。第１図において、１０が記憶装置であり、２
組の入力信号母線ＡＢＯ，ＡＢｌ、及び２組の出力信号
母線ＷＢＯ，ＷＢｌが接続されている例である。本記憶
装置１０は２組の入力信号母線ＡＢＯ，ＡＢｌのいずれ
かに１個の命令が現れるとき、通常の記憶装置として動
作する。すなわち、単一の読出し命令が加えられたとき
には、その読出し番地を第１レジスタ（ＲＥＧＯ）１１
に蓄え、記憶本体部（Ｍ）１３にアクセスして指定番地
のデータを記憶レジスタ（ＳＲ）１４に読み出し、セレ
クタ（ＳＥＬ）１８を通して２組の出力信号母線ＷＢＯ
，ＷＢｌの一方に送出する。入力及び出力信号母線は一
般に複数組あるが、第１図では２組のみ示してある。又
、単一の書込み命令が加えられると、同様にして１１の
ＲＥＧＯに書込み番地と書込みデータを受信し、記憶本
体部１３の該当番地へ書込みを行う。一方、本装置１０
には第２レジスタ（ＲＥＧｌ）１２、連想メモリ（ＣＡ
Ｍ）１５、バツフアレジスタ（ＢＲ）１６、再書込み回
路（ＲＷ）１７が具備され、読出し命令と書込み命令を
同時に受付けて動作することができる。
ただし、両命令の番地が全く同一のときは、以前に書込
まれてあつたデータを読出し結果として送出する。さて
、２組の入力信号母線ＡＢＯおよびＡＢｌを通して読出
し命令と書込み命令が同時に到来すると、まず読出し命
令を１１のＲＥＧＯに、又、書込み命令を１２のＲＥＧ
Ｉに蓄積する。
まれてあつたデータを読出し結果として送出する。さて
、２組の入力信号母線ＡＢＯおよびＡＢｌを通して読出
し命令と書込み命令が同時に到来すると、まず読出し命
令を１１のＲＥＧＯに、又、書込み命令を１２のＲＥＧ
Ｉに蓄積する。
そして、ＲＥＧＯの内容に従つて記憶本体部１３の該当
番地のデータをＳＲｌ４に読み出し、ＳＥＬｌ８を通し
て出力する。同時に、１２のＲＥＧｌの内容により、書
込み指定番地情報をＣＡＭｌ５に、又、書込むべきデー
タをバツフアレジスタＢＲｌ６に各々一時的に記憶する
。その後、本装置１０に対して命令が全く到来しない空
きサイクル時間を利用し、再書込み回路（ＲＷ）１７に
より、ＣＡＭｌ５に記憶されている書込み指定番地情報
を利用してＢＲｌ６の内容を記憶本体部１３に書き込む
。再書込み終了後は、ＣＡＭｌ５及びＢＲｌ６内の該当
情報は消去される。ここで、ある読出し命令が到来した
時点で考えたとき、ＢＲｌ６内に未書込みのデータが残
つている場合があり得る。従つて、読出し命令の処理の
際には、まずＣＡＭｌ５を索引して、該当番地が未書込
みであるかを調べ、未書込みであれば、記憶本体部１３
から読出された内容を無視して、ＢＲｌ６内のデータの
方を読出し結果として、ＳＥＬｌ８を通して送出する。
以上、第１図の構成をとることにより読出し命令と書込
み命令を同時に受付け、処理することができる。第２図
は第１図の記憶装置を用いた系構成例を示したもので、
記憶制御部（ＣＯＮＴ）２０、入力信号母線ＡＢＯ，Ａ
Ｂｌ，ＡＢ２、出力信号母線ＷＢＯ，ＷＢｌ，ＷＢ２、
記憶装置（ＭＥＭ）１００〜１０４から成つている。
番地のデータをＳＲｌ４に読み出し、ＳＥＬｌ８を通し
て出力する。同時に、１２のＲＥＧｌの内容により、書
込み指定番地情報をＣＡＭｌ５に、又、書込むべきデー
タをバツフアレジスタＢＲｌ６に各々一時的に記憶する
。その後、本装置１０に対して命令が全く到来しない空
きサイクル時間を利用し、再書込み回路（ＲＷ）１７に
より、ＣＡＭｌ５に記憶されている書込み指定番地情報
を利用してＢＲｌ６の内容を記憶本体部１３に書き込む
。再書込み終了後は、ＣＡＭｌ５及びＢＲｌ６内の該当
情報は消去される。ここで、ある読出し命令が到来した
時点で考えたとき、ＢＲｌ６内に未書込みのデータが残
つている場合があり得る。従つて、読出し命令の処理の
際には、まずＣＡＭｌ５を索引して、該当番地が未書込
みであるかを調べ、未書込みであれば、記憶本体部１３
から読出された内容を無視して、ＢＲｌ６内のデータの
方を読出し結果として、ＳＥＬｌ８を通して送出する。
以上、第１図の構成をとることにより読出し命令と書込
み命令を同時に受付け、処理することができる。第２図
は第１図の記憶装置を用いた系構成例を示したもので、
記憶制御部（ＣＯＮＴ）２０、入力信号母線ＡＢＯ，Ａ
Ｂｌ，ＡＢ２、出力信号母線ＷＢＯ，ＷＢｌ，ＷＢ２、
記憶装置（ＭＥＭ）１００〜１０４から成つている。
入力及び出力信号母線は一般に複数組あり、ここでは３
組の例を示している。又、記憶装置の数は５台の例を示
し、その番号を＃０〜０，＃０−１，＃１，＃２，＃３
で示してある。このうち、ＭＥＭ＃０−０とＭＥＮ＃０
−１は２重化され、その内容は全く同一である場合を示
している。書込み命令が到来したとき、図の＃０−０と
＃０−１のような２重化された記憶装置１００，１０１
には、その両方に同時に書込まれる。ＣＯＮＴ２Ｏは図
示されていない複数個の中央制御装置からのアクセス要
求を受付けて制御を行う装置であり、その動作を第３図
を参照しながら説明する。第２図及び第３図において、
Ｒ，，Ｒ２，Ｒは読出し命令を、Ｗは書込み命令を各々
あられす。アクセス要求が１個の場合は、通常の記憶装
置と同様であつて、ＣＯＮＴ２Ｏは適当な入力及び出力
信号母線を選び、該当する記憶装置にアクセスを行う。
組の例を示している。又、記憶装置の数は５台の例を示
し、その番号を＃０〜０，＃０−１，＃１，＃２，＃３
で示してある。このうち、ＭＥＭ＃０−０とＭＥＮ＃０
−１は２重化され、その内容は全く同一である場合を示
している。書込み命令が到来したとき、図の＃０−０と
＃０−１のような２重化された記憶装置１００，１０１
には、その両方に同時に書込まれる。ＣＯＮＴ２Ｏは図
示されていない複数個の中央制御装置からのアクセス要
求を受付けて制御を行う装置であり、その動作を第３図
を参照しながら説明する。第２図及び第３図において、
Ｒ，，Ｒ２，Ｒは読出し命令を、Ｗは書込み命令を各々
あられす。アクセス要求が１個の場合は、通常の記憶装
置と同様であつて、ＣＯＮＴ２Ｏは適当な入力及び出力
信号母線を選び、該当する記憶装置にアクセスを行う。
一方、アクセス要求が２個の場合は、それが異なる記憶
装置、２重化された同一記憶装置、２重化されない同一
記憶装置に対するもので、処理が分れる。以下、これら
を順次説明する。まず、異なる記憶装置へのアクセス要
求であれば、２組の入力及び出力信号母線を選んで、該
当する記憶装置を同時に動作させる（第３図のＡのルー
ト）。次に、２個の命令が２重化された同一記憶装置に
対するアクセス要求であるときには、更に次の３通りの
場合に分れる。すなわち、異なる読出し命令同志のとき
は２組の入力及び出力信号母線を選び、２重化された各
々の装置に分けて、２個の読出し命令を加え、２組の異
なるデータを同時に読み出す（第３図のＢ−ａルート）
。第２図においては、２重化された一方の記憶装置ＭＥ
Ｍ＃０−０に第１の読出し命令Ｒ１をＡＢＯから加えて
結果をＷＢＯに読出し、他方のＭＥＭ＃Ｏ−１には第２
の読出し命令Ｒ２をＡＢｌから加えて結果をＷＢｌに読
出す例を示してある。
装置、２重化された同一記憶装置、２重化されない同一
記憶装置に対するもので、処理が分れる。以下、これら
を順次説明する。まず、異なる記憶装置へのアクセス要
求であれば、２組の入力及び出力信号母線を選んで、該
当する記憶装置を同時に動作させる（第３図のＡのルー
ト）。次に、２個の命令が２重化された同一記憶装置に
対するアクセス要求であるときには、更に次の３通りの
場合に分れる。すなわち、異なる読出し命令同志のとき
は２組の入力及び出力信号母線を選び、２重化された各
々の装置に分けて、２個の読出し命令を加え、２組の異
なるデータを同時に読み出す（第３図のＢ−ａルート）
。第２図においては、２重化された一方の記憶装置ＭＥ
Ｍ＃０−０に第１の読出し命令Ｒ１をＡＢＯから加えて
結果をＷＢＯに読出し、他方のＭＥＭ＃Ｏ−１には第２
の読出し命令Ｒ２をＡＢｌから加えて結果をＷＢｌに読
出す例を示してある。
又、読出し命令と書込み命令のときは、２組の入力信号
母線を選びアクセスを行う（第３図のＢ−ｂのルート）
。第１図において説明したごとく、単一の記憶装置は読
出し命令と書込み命令を同時に受付けて動作するので実
行可能である。この場合、読出し命令は２重化された一
方の記憶装置に加え、書込み命令は第２図のＷで示すよ
うに両方の装置に加える。又、書込み命令同志のときは
一方を待合せさせることになる（第３図のＢ−ｃのルー
ト）。次に、２個の命令が２重化されない同一記憶装置
に対するものであるときは、次のように２通りの場合に
分れる。すなわち、読出し命令と書込み命令であるとき
には、２組の入力信号母線を選び該当記憶装置にアクセ
スを行う（第３図のＣ−ａのルート）。この場合も、第
１図において説明したごとく、単一の記憶装置は読出し
命令と書込み命令を同時に受付けて動作するので実行可
能である。読出し命令同志又は書込み命令同志のときは
一方を待合せさせる（第３図のＣ−ｂのルート）。なお
、第２図の系構成において、２重化記憶装置を用いる場
合には、最高２個の読出し命令Ｒ１及びＲ２と、１個の
書込み命令Ｗ１すなわち合計３個の命令を同時に実行で
きるように容易に変形できる。
母線を選びアクセスを行う（第３図のＢ−ｂのルート）
。第１図において説明したごとく、単一の記憶装置は読
出し命令と書込み命令を同時に受付けて動作するので実
行可能である。この場合、読出し命令は２重化された一
方の記憶装置に加え、書込み命令は第２図のＷで示すよ
うに両方の装置に加える。又、書込み命令同志のときは
一方を待合せさせることになる（第３図のＢ−ｃのルー
ト）。次に、２個の命令が２重化されない同一記憶装置
に対するものであるときは、次のように２通りの場合に
分れる。すなわち、読出し命令と書込み命令であるとき
には、２組の入力信号母線を選び該当記憶装置にアクセ
スを行う（第３図のＣ−ａのルート）。この場合も、第
１図において説明したごとく、単一の記憶装置は読出し
命令と書込み命令を同時に受付けて動作するので実行可
能である。読出し命令同志又は書込み命令同志のときは
一方を待合せさせる（第３図のＣ−ｂのルート）。なお
、第２図の系構成において、２重化記憶装置を用いる場
合には、最高２個の読出し命令Ｒ１及びＲ２と、１個の
書込み命令Ｗ１すなわち合計３個の命令を同時に実行で
きるように容易に変形できる。
又、一般に２重化以上の冗長構成を行えば、重複した装
置数に等しい個数の読出し命令と更に１個の書込み命令
を同時に実行できる。以上説明したように、本発明の記
憶装置を採用した記憶系においては、複数の中央制御装
置から発生するアクセス要求の衝突を著しく軽減するこ
とができる。
置数に等しい個数の読出し命令と更に１個の書込み命令
を同時に実行できる。以上説明したように、本発明の記
憶装置を採用した記憶系においては、複数の中央制御装
置から発生するアクセス要求の衝突を著しく軽減するこ
とができる。
具体的に２個の中央制御装置から単一の２重化された記
憶装置にアクセスする例を示すと次の通りである。読出
し及び書込み命令の出現確率を各々α，βとすれば、２
個の中央制御装置が同時にアクセス要求を出す確率は（
α＋β）２である。しかし、本発明では実際に衝突とな
るのは書込み命令の重複の場合のみであるからその確率
はβ２となる。通常、αはβより大きく例えばα＝０．
４，β二０．１であるから、（α＋β）２０．２５，β
２＝０，０１となる。すなわち、アクセス要求の衝突は
通常の方法では２５％にも達するが、本発明の記憶装置
を採用した場合にはその値は１％になり、ほとんど無視
できることになり、多重制御方式の運転効率を充分高く
することができる。
憶装置にアクセスする例を示すと次の通りである。読出
し及び書込み命令の出現確率を各々α，βとすれば、２
個の中央制御装置が同時にアクセス要求を出す確率は（
α＋β）２である。しかし、本発明では実際に衝突とな
るのは書込み命令の重複の場合のみであるからその確率
はβ２となる。通常、αはβより大きく例えばα＝０．
４，β二０．１であるから、（α＋β）２０．２５，β
２＝０，０１となる。すなわち、アクセス要求の衝突は
通常の方法では２５％にも達するが、本発明の記憶装置
を採用した場合にはその値は１％になり、ほとんど無視
できることになり、多重制御方式の運転効率を充分高く
することができる。
第１図は本発明による記憶装置の一実施例のプロツク図
、第２図は第１図の記憶装置を利用した系構成例を示す
図、第３図は第２図の動作説明図である。 １０・・・・・・記憶装置、１１，１２・・・・・・レ
ジスタ、１３・・・・・・記憶本体部、１４・・・・・
・記憶レジスタ、１５・・・・・・連想メモ１八１６・
・・・・・バツフアレジスタ、１７・・・・・・再書込
み回路、１８・・・・・・セレクタ、ＡＢＯ，ＡＢｌ・
・・・・・入力信号母線、ＷＢＯ，ＷＢｌ・・・・・・
出力信号母線。
、第２図は第１図の記憶装置を利用した系構成例を示す
図、第３図は第２図の動作説明図である。 １０・・・・・・記憶装置、１１，１２・・・・・・レ
ジスタ、１３・・・・・・記憶本体部、１４・・・・・
・記憶レジスタ、１５・・・・・・連想メモ１八１６・
・・・・・バツフアレジスタ、１７・・・・・・再書込
み回路、１８・・・・・・セレクタ、ＡＢＯ，ＡＢｌ・
・・・・・入力信号母線、ＷＢＯ，ＷＢｌ・・・・・・
出力信号母線。
Claims (1)
- 【特許請求の範囲】 １ 記憶本体部と、第１及び第２の入力情報格納用レジ
スタと、前記第２レジスタに格納される書込み指定番地
情報を一時記憶するメモリと、書込みデータ格納用バッ
ファレジスタと、再書込み回路とを具備し、単一の読出
し命令あるいは書込み命令が到来した時には、その番地
情報等（読出し命令では読出し指定番地、書込み命令で
は書込み指定番地と書込みデータ）を前記第１レジスタ
に格納し、該第１レジスタの内容で前記記憶本体部の該
当番地のデータの読出しあるいは書込みを行い、読出し
命令と書込み命令とが同時に到来した時には両命令とも
受付けて、読出し命令の読出し指定番地を前記第１レジ
スタに、書込み命令の書込み指定番地と書込みデータを
前記第２レジスタにそれぞれ格納し、前記第１レジスタ
の内容で前記記憶本体部の該当番地のデータを読出すと
同時に、前記第２レジスタの書込み指定番地を前記メモ
リに、書込みデータを前記バッファレジスタにそれぞれ
一時に記憶し、前記読出し後の前記記憶本体部の空サイ
クル時間を利用して、前記再書込み回路により、前記メ
モリに記憶されている内容で前記記憶本体部の該当番地
へ前記バッファレジスタに記憶されているデータを書込
むことを特徴とする記憶装置。 ２ 読出し命令が到来した時は、前記メモリを参照し、
該メモリに該読出し命令による指定番地情報と同一の書
込み指定番地情報が記憶されている場合には、前記バッ
ファレジスタに記憶されている該当データを読出すこと
を特徴とする特許請求の範囲第１項記載の記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4939777A JPS592058B2 (ja) | 1977-04-28 | 1977-04-28 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4939777A JPS592058B2 (ja) | 1977-04-28 | 1977-04-28 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53134336A JPS53134336A (en) | 1978-11-22 |
| JPS592058B2 true JPS592058B2 (ja) | 1984-01-17 |
Family
ID=12829892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4939777A Expired JPS592058B2 (ja) | 1977-04-28 | 1977-04-28 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS592058B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6292065A (ja) * | 1985-10-18 | 1987-04-27 | Fujitsu Ltd | アクセス制御方式 |
| US6144604A (en) * | 1999-11-12 | 2000-11-07 | Haller; Haggai Haim | Simultaneous addressing using single-port RAMs |
| US8516225B2 (en) | 2011-03-25 | 2013-08-20 | Koichi Kitagishi | Central processing unit and microcontroller |
| JP4862100B1 (ja) * | 2011-03-25 | 2012-01-25 | 好一 北岸 | 中央演算処理装置及びマイクロコンピュータ |
| KR101178293B1 (ko) | 2011-03-25 | 2012-08-29 | 마사미 후쿠시마 | 중앙 처리 장치 및 마이크로컨트롤러 |
-
1977
- 1977-04-28 JP JP4939777A patent/JPS592058B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53134336A (en) | 1978-11-22 |
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