JPH0253828B2 - - Google Patents
Info
- Publication number
- JPH0253828B2 JPH0253828B2 JP57017958A JP1795882A JPH0253828B2 JP H0253828 B2 JPH0253828 B2 JP H0253828B2 JP 57017958 A JP57017958 A JP 57017958A JP 1795882 A JP1795882 A JP 1795882A JP H0253828 B2 JPH0253828 B2 JP H0253828B2
- Authority
- JP
- Japan
- Prior art keywords
- time
- circuit mode
- voltage
- capacitor
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor
- G06G7/14—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor for addition or subtraction
Landscapes
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は交流加算増幅器に係り、特に半導体集
積回路化するのに好適なスイツチト・キヤパシタ
方式によるオフセツト電圧自動補償形の高精度交
流加算増幅器に関するものである。
積回路化するのに好適なスイツチト・キヤパシタ
方式によるオフセツト電圧自動補償形の高精度交
流加算増幅器に関するものである。
演算増幅器を用いた交流加算増幅器において
は、初段の差動増幅器のトランジスタの特性
（hFE、VBE等）の不揃いによるオフセツト電圧の
発生は不可避であり、交流加算増幅器を高精度で
使用するためにはオフセツト電圧の補償を行うこ
とが必要である。ここで、オフセツト電圧とは入
力端に印加される電圧が零ボルトのときに出力端
に現れる直流電圧と定義する。上記したオフセツ
ト電圧の補償方法としては、 (1) 入力信号の標本化に先立つて毎回オフセツト
電圧だけを抽出し、標本化保持電圧からこの分
を差し引く方法。
は、初段の差動増幅器のトランジスタの特性
（hFE、VBE等）の不揃いによるオフセツト電圧の
発生は不可避であり、交流加算増幅器を高精度で
使用するためにはオフセツト電圧の補償を行うこ
とが必要である。ここで、オフセツト電圧とは入
力端に印加される電圧が零ボルトのときに出力端
に現れる直流電圧と定義する。上記したオフセツ
ト電圧の補償方法としては、 (1) 入力信号の標本化に先立つて毎回オフセツト
電圧だけを抽出し、標本化保持電圧からこの分
を差し引く方法。
(2) 入力信号の極性を比較的長い周期にわたつて
積分することによつてオフセツト電圧を抽出
し、標本化保持電圧からこの分を差し引く方
法。
積分することによつてオフセツト電圧を抽出
し、標本化保持電圧からこの分を差し引く方
法。
(3) オフセツト電圧を段間結合容量により保持
し、全体としてオフセツト電圧を低減する差動
チヨツパ型演算増幅器とする方法。
し、全体としてオフセツト電圧を低減する差動
チヨツパ型演算増幅器とする方法。
などがあるが、半導体集積回路化を考慮すると、
キヤパシタの大容量化、高低抗の使用、回路の複
雑化、大型化などの欠点があり、満足すべきもの
でなかつた。
キヤパシタの大容量化、高低抗の使用、回路の複
雑化、大型化などの欠点があり、満足すべきもの
でなかつた。
なお、演算増幅器を用いた交流加算増幅器とし
て第１図に示す回路のものが知られている。第１
図においては、演算増幅器３の入力側に加算・増
幅調整部１とオフセツト補償調整部２とを設けた
構成としてあるが、加算および増幅度は、加算・
増幅調整部１の抵抗値比率により達成するように
してあるため、高精度化をはかるためには抵抗値
を調整せざるを得ず、半導体集積回路化が困難で
あるという欠点を有している。
て第１図に示す回路のものが知られている。第１
図においては、演算増幅器３の入力側に加算・増
幅調整部１とオフセツト補償調整部２とを設けた
構成としてあるが、加算および増幅度は、加算・
増幅調整部１の抵抗値比率により達成するように
してあるため、高精度化をはかるためには抵抗値
を調整せざるを得ず、半導体集積回路化が困難で
あるという欠点を有している。
本発明は上記に鑑みてなされたもので、その目
的とするところは、演算増幅器のオフセツト電圧
およびドリフトを自動補償することができ、しか
も、回路構成が簡単で、かつ、半導体集積回路化
に適している高精度の交流加算増幅器を提供する
ことにある。
的とするところは、演算増幅器のオフセツト電圧
およびドリフトを自動補償することができ、しか
も、回路構成が簡単で、かつ、半導体集積回路化
に適している高精度の交流加算増幅器を提供する
ことにある。
本発明の第１の特徴は、演算増幅器と、加算用
の複数の入力電圧充電用コンデンサと、上記演算
増幅器の増幅度を決定するオフセツト電圧充電用
コンデンサと、出力電圧をホールドするホールド
用コンデンサおよび上記入力電圧充電用コンデン
サに入力電圧を充電し上記オフセツト電圧充電用
コンデンサにオフセツト電圧を充電する第１の回
路モードと、この第１の回路モードにおいて得ら
れた充電電圧を用いて上記入力電圧の加算・増幅
を行う第２の回路と、この第２の回路モードにお
ける上記演算増幅器の出力をサンプリングする第
３の回路モードと、この第３の回路モードにおけ
る上記出力をホールドする第４の回路モードとに
順次所定のタイミングで切り替えるように制御さ
れる切替スイツチ群とよりなり、上記第１の回路
モードから上記第４の回路モードまでを繰り返し
実行する構成とした点にある。第２の特徴は、上
記切替スイツチ群をＮ時刻に上記各入力電圧充電
用コンデンサに入力電圧を充電し上記オフセツト
電圧充電用コンデンサにオフセツト電圧を充電す
るとともに上記Ｎ時刻直前のＮ−１時刻に上記ホ
ールド用コンデンサに充電されていた上記演算増
幅器の加算・増幅出力をホールドする第１の回路
モードと、上記Ｎ時刻直後のＮ＋１時刻に上記第
１の回路モードにおいて得られた充電電圧を用い
て上記入力電圧の加算・増幅を行うとともに上記
演算増幅器の出力が上記Ｎ＋１時刻直後のＮ＋２
時にホールドされているように上記ホールド用コ
ンデンサに上記出力を充電する第２の回路モード
とに順次所定のタイミングで切り替えるように制
御される切替スイツチ群とし、上記第１の回路モ
ードと上記第２の回路モードとを繰り返し実行す
る構成とした点にある。
の複数の入力電圧充電用コンデンサと、上記演算
増幅器の増幅度を決定するオフセツト電圧充電用
コンデンサと、出力電圧をホールドするホールド
用コンデンサおよび上記入力電圧充電用コンデン
サに入力電圧を充電し上記オフセツト電圧充電用
コンデンサにオフセツト電圧を充電する第１の回
路モードと、この第１の回路モードにおいて得ら
れた充電電圧を用いて上記入力電圧の加算・増幅
を行う第２の回路と、この第２の回路モードにお
ける上記演算増幅器の出力をサンプリングする第
３の回路モードと、この第３の回路モードにおけ
る上記出力をホールドする第４の回路モードとに
順次所定のタイミングで切り替えるように制御さ
れる切替スイツチ群とよりなり、上記第１の回路
モードから上記第４の回路モードまでを繰り返し
実行する構成とした点にある。第２の特徴は、上
記切替スイツチ群をＮ時刻に上記各入力電圧充電
用コンデンサに入力電圧を充電し上記オフセツト
電圧充電用コンデンサにオフセツト電圧を充電す
るとともに上記Ｎ時刻直前のＮ−１時刻に上記ホ
ールド用コンデンサに充電されていた上記演算増
幅器の加算・増幅出力をホールドする第１の回路
モードと、上記Ｎ時刻直後のＮ＋１時刻に上記第
１の回路モードにおいて得られた充電電圧を用い
て上記入力電圧の加算・増幅を行うとともに上記
演算増幅器の出力が上記Ｎ＋１時刻直後のＮ＋２
時にホールドされているように上記ホールド用コ
ンデンサに上記出力を充電する第２の回路モード
とに順次所定のタイミングで切り替えるように制
御される切替スイツチ群とし、上記第１の回路モ
ードと上記第２の回路モードとを繰り返し実行す
る構成とした点にある。
以下本発明を第２図、第６図に示した実施例お
よび第３図〜第５図、第７図〜第９図を用いて詳
細に説明する。
よび第３図〜第５図、第７図〜第９図を用いて詳
細に説明する。
第２図は本発明の交流加算増幅器の一実施例を
示す回路図である。第２図において、S1〜S8はア
ナログスイツチ、C1A，C1B，C2およびC3はコン
デンサ、opは演算増幅器、VOFFは演算増幅器op
のオフセツト電圧を模擬した定電圧、VI1、VI2は
入力電圧、Voは出力電圧である。
示す回路図である。第２図において、S1〜S8はア
ナログスイツチ、C1A，C1B，C2およびC3はコン
デンサ、opは演算増幅器、VOFFは演算増幅器op
のオフセツト電圧を模擬した定電圧、VI1、VI2は
入力電圧、Voは出力電圧である。
第４図は第２図のそれぞれのスイツチS1〜S8に
与えるモード切換えタイミング制御パルス例を示
した図で、第４図ａ〜ｃのタイミング制御パルス
φ、、の“１”レベル時にそれぞれスイツチ
S1とS3とS6とS7、S2とS4とS5、S8がオン（閉路）
する。第４図ｄのT1は制御パルスφのみが“１”
レベルのタイミング時刻、T2，T4は制御パルス
φが“１”レベルで、制御パルスが“０”レベ
ルのタイミング時刻、T3は制御パルスとと
がともに“１”レベルのタイミング時刻を示す。
与えるモード切換えタイミング制御パルス例を示
した図で、第４図ａ〜ｃのタイミング制御パルス
φ、、の“１”レベル時にそれぞれスイツチ
S1とS3とS6とS7、S2とS4とS5、S8がオン（閉路）
する。第４図ｄのT1は制御パルスφのみが“１”
レベルのタイミング時刻、T2，T4は制御パルス
φが“１”レベルで、制御パルスが“０”レベ
ルのタイミング時刻、T3は制御パルスとと
がともに“１”レベルのタイミング時刻を示す。
第３図ａは第４図のT1時刻における第２図の
回路状態図である。すなわち、T1時刻において
は、制御パルスφのみが“１”レベルであるか
ら、第２図のアナログスイツチS1，S3，S6，S7が
オンし、アナログスイツチS2，S4，S5，S8はオフ
したままであるから、第２図の回路は第３図ａに
示すようになり、このときの各コンデンサC1A，
C1B，C2の端子の電荷量QC1A、QC1B、QC2はＡ点に
着目するとそれぞれ次式で示されるようになる。
回路状態図である。すなわち、T1時刻において
は、制御パルスφのみが“１”レベルであるか
ら、第２図のアナログスイツチS1，S3，S6，S7が
オンし、アナログスイツチS2，S4，S5，S8はオフ
したままであるから、第２図の回路は第３図ａに
示すようになり、このときの各コンデンサC1A，
C1B，C2の端子の電荷量QC1A、QC1B、QC2はＡ点に
着目するとそれぞれ次式で示されるようになる。
QC1A＝C1A（VI1−VOFF） ……(1)
QC1B＝C1B（VI2−VOFF） ……(2)
QC2＝−C2・VOFF ……(3)
第３図ｂは第４図のT2時刻における第２図の
回路状態図である。すなわち、T2時刻において
は、制御パルスのみが“１”レベルであるか
ら、第２図のアナログスイツチS2，S4，S5がオン
し、アナログスイツチS1，S3，S6，S7，S8がオフ
となるから、第２図の回路は第３図ｂに示すよう
になり、このときの安定した状態における各コン
デンサC1A，C1B，C2の端子の電荷量Q′C1A、Q′C1B、
Q′C2はＡ点に着目するとそれぞれ次式で示される
ようになる。
回路状態図である。すなわち、T2時刻において
は、制御パルスのみが“１”レベルであるか
ら、第２図のアナログスイツチS2，S4，S5がオン
し、アナログスイツチS1，S3，S6，S7，S8がオフ
となるから、第２図の回路は第３図ｂに示すよう
になり、このときの安定した状態における各コン
デンサC1A，C1B，C2の端子の電荷量Q′C1A、Q′C1B、
Q′C2はＡ点に着目するとそれぞれ次式で示される
ようになる。
Q′C1A＝−C1A・VOFF ……(4)
Q′C1B＝−C1B・VOFF ……(5)
Q′C2＝C2（V0′−VOFF） ……(6)
ここに、V0′；演算増幅器opの出力電圧
上記(1)〜(6)式を用いて各コンデンサC1A，C1B，
C2端子の電荷量のT1時刻とT2時刻とでの変動量
ΔQC1A、ΔQC1B、ΔQC2を求めると次式のようにな
る。
C2端子の電荷量のT1時刻とT2時刻とでの変動量
ΔQC1A、ΔQC1B、ΔQC2を求めると次式のようにな
る。
ΔQC1A＝QC1A−Q′C1A＝C1A・VI1 ……(7)
ΔQC1B＝QC1B−Q′C1B＝C1B・VI2 ……(8)
ΔQC2＝QC2−Q′C2＝C2V0′ ……(9)
したがつて、第３図ｂのＡ点に着目すると、(7)
〜(9)式により次式が成立する。
〜(9)式により次式が成立する。
C2・V0′＝C1A・VI1＋C1B・VI2 ……(10)
∴V0′＝C1A／C2・VI1＋C1B／C2・VI2……(11)
(11)式は入力電圧VI1とVI2とを加算する場合のそ
れぞれの増幅度がC1AおよびC1BとC2との比で表わ
されることを示している。そして、VOFFのオフセ
ツト電圧があつたにもかかわらず、第３図ｂの状
態では、このオフセツト電圧VOFFが完全に補償さ
れていることが理解できる。
れぞれの増幅度がC1AおよびC1BとC2との比で表わ
されることを示している。そして、VOFFのオフセ
ツト電圧があつたにもかかわらず、第３図ｂの状
態では、このオフセツト電圧VOFFが完全に補償さ
れていることが理解できる。
第３図ｃは第４図のT3時刻における第２図の
回路状態図である。すなわち、T3時刻において
は、制御パルスととが“１”レベルであるか
ら、第３図ｂにおいて、さらにアナログスイツチ
S8がオンとなり、第３図ｂの状態、すなわち、(11)
式で与えられる値のV0′をサンプリングする状態
になる。
回路状態図である。すなわち、T3時刻において
は、制御パルスととが“１”レベルであるか
ら、第３図ｂにおいて、さらにアナログスイツチ
S8がオンとなり、第３図ｂの状態、すなわち、(11)
式で与えられる値のV0′をサンプリングする状態
になる。
最後の第３図ｄは第４図のT4時刻における第
２図の回路状態図で、回路上は第３図ｂと同様
で、この状態では、(11)式で与えられ値をホールド
する状態になる。これによつてコンデンサCSには
(11)式で与えられ値V0′がホールドされる。その後
は第４図においては再びT1時刻に戻り、第２図
は再び第３図ａの状態に戻り、以下全く同様の処
理が繰り返し実行される。
２図の回路状態図で、回路上は第３図ｂと同様
で、この状態では、(11)式で与えられ値をホールド
する状態になる。これによつてコンデンサCSには
(11)式で与えられ値V0′がホールドされる。その後
は第４図においては再びT1時刻に戻り、第２図
は再び第３図ａの状態に戻り、以下全く同様の処
理が繰り返し実行される。
第５図は入力電圧が正弦波時の出力電圧例を示
す図で、第２図において、VI1＝sinωt、VI2＝０
のときの出力電圧V0をタイミング制御パルス、
φ、と関係づけて示してある。
す図で、第２図において、VI1＝sinωt、VI2＝０
のときの出力電圧V0をタイミング制御パルス、
φ、と関係づけて示してある。
第５図ａは、入力電圧VI1＝sinωtに対する演算
増幅器opの出力電圧V0′を示しており、そのとき
のタイミング制御パルス、φ、はそれぞれ第
５図ｂ，ｃ，ｅに示してあり、また、ｄには最終
出力電圧V0を示してある。このように、ホール
ドしているときの値は、(11)式からわかるように、
オフセツト電圧が完全に補償される。
増幅器opの出力電圧V0′を示しており、そのとき
のタイミング制御パルス、φ、はそれぞれ第
５図ｂ，ｃ，ｅに示してあり、また、ｄには最終
出力電圧V0を示してある。このように、ホール
ドしているときの値は、(11)式からわかるように、
オフセツト電圧が完全に補償される。
上記したように、本発明の実施例によれば、オ
フセツト電圧の補償をほぼ完全に行うことができ
る。また、温度変化、素子の経年変化等によつて
発生するドリフトは、第５図に示すように、温度
変化および経年変化等の長時間にわたる変動に対
してオフセツトの補償を高頻度で行つているの
で、ほぼ完全に補償することができる。さらに、
第２図に示す回路は、半導体集積回路化する場
合、第１図に示した加算および増幅度を抵抗値比
率で変えるようにした従来の回路の場合に比較し
て高精度で達成することができる。
フセツト電圧の補償をほぼ完全に行うことができ
る。また、温度変化、素子の経年変化等によつて
発生するドリフトは、第５図に示すように、温度
変化および経年変化等の長時間にわたる変動に対
してオフセツトの補償を高頻度で行つているの
で、ほぼ完全に補償することができる。さらに、
第２図に示す回路は、半導体集積回路化する場
合、第１図に示した加算および増幅度を抵抗値比
率で変えるようにした従来の回路の場合に比較し
て高精度で達成することができる。
以下理由を説明する。抵抗を半導体集積化（モ
ノリシツク抵抗化）する場合の精度は、一般的に
ホトマスクの精度、ホトエツチングの精度、拡散
層の精度等により絶対誤差で±10％〜30％、相対
誤差で±１％〜５％となる。これに対してコンデ
ンサの半導体集積化（モノリシツクコンデンサ
化）をはかる場合はMOS容量やPN接合容量が用
いられるので、ホトレジスト加工の精度、酸化プ
ロセスのばらつき、偏差によつて誤差を生じる
が、この誤差は抵抗の場合に比較して１桁ぐらい
小さい。したがつて、従来回路に比較して１桁程
度高い精度の加算および増幅が可能となり、しか
も、無調整化を達成できる。
ノリシツク抵抗化）する場合の精度は、一般的に
ホトマスクの精度、ホトエツチングの精度、拡散
層の精度等により絶対誤差で±10％〜30％、相対
誤差で±１％〜５％となる。これに対してコンデ
ンサの半導体集積化（モノリシツクコンデンサ
化）をはかる場合はMOS容量やPN接合容量が用
いられるので、ホトレジスト加工の精度、酸化プ
ロセスのばらつき、偏差によつて誤差を生じる
が、この誤差は抵抗の場合に比較して１桁ぐらい
小さい。したがつて、従来回路に比較して１桁程
度高い精度の加算および増幅が可能となり、しか
も、無調整化を達成できる。
なお、第２図にはアナログスイツチS1〜S8を制
御するタイミング制御パルスの発生回路を図示し
てないが、第４図、第５図に示したタイミング制
御パルスφ、、の発生回路を別途設ける必要
があることはいうまでもない。また、タイミング
制御パルスの周波数およびデユテイ比は、交流加
算増幅器の所要精度によつて適宜定めればよい。
御するタイミング制御パルスの発生回路を図示し
てないが、第４図、第５図に示したタイミング制
御パルスφ、、の発生回路を別途設ける必要
があることはいうまでもない。また、タイミング
制御パルスの周波数およびデユテイ比は、交流加
算増幅器の所要精度によつて適宜定めればよい。
第６図は本発明の他の実施例を示す第２図に相
当する回路図で、第２図と同一部分は同じ符号で
示し、ここでは説明を省略する。第６図において
は、アナログスイツチS8とコンデンサC8の挿入
個所が第２図と異なつており、スイツチS8とコン
デンサCSとの直列回路が演算増幅器opの出力端
子と接地間に接続してあり、かつ、スイツチS8と
コンデンサCSとの接続点にアナログスイツチS7の
一方の端子が接続してある。また、スイツチS8は
タイミング制御パルスが“１”レベルのときに
オンするようにしてある。したがつて、第６図の
それぞれのスイツチS1〜S8に与えるモード切換え
タイミング制御パルスφ、は第８図に示すよう
にしてあり、第８図ａのタイミング制御パルスφ
の“１”レベル時にスイツチS1，S3，S6，S7がオ
ンし、同図ｂのタイミング制御パルスの“１”
レベル時にスイツチS2，S4，S5，S8がオンする。
第８図ｃのT1は制御パルスφが“１”レベルの
タイミング時刻、T2は制御パルスが“１”レ
ベルのタイミング時刻を示し、Ｎ−１、Ｎ、Ｎ＋
１はT1とT2よりなるサイクルの順序を示してい
る。
当する回路図で、第２図と同一部分は同じ符号で
示し、ここでは説明を省略する。第６図において
は、アナログスイツチS8とコンデンサC8の挿入
個所が第２図と異なつており、スイツチS8とコン
デンサCSとの直列回路が演算増幅器opの出力端
子と接地間に接続してあり、かつ、スイツチS8と
コンデンサCSとの接続点にアナログスイツチS7の
一方の端子が接続してある。また、スイツチS8は
タイミング制御パルスが“１”レベルのときに
オンするようにしてある。したがつて、第６図の
それぞれのスイツチS1〜S8に与えるモード切換え
タイミング制御パルスφ、は第８図に示すよう
にしてあり、第８図ａのタイミング制御パルスφ
の“１”レベル時にスイツチS1，S3，S6，S7がオ
ンし、同図ｂのタイミング制御パルスの“１”
レベル時にスイツチS2，S4，S5，S8がオンする。
第８図ｃのT1は制御パルスφが“１”レベルの
タイミング時刻、T2は制御パルスが“１”レ
ベルのタイミング時刻を示し、Ｎ−１、Ｎ、Ｎ＋
１はT1とT2よりなるサイクルの順序を示してい
る。
第７図ａは第８図のT1（Ｎ）時刻における第６
図の回路状態図で、制御パルスφのみが“１”レ
ベルであるから、第６図のアナログスイツチS1，
S3，S6，S7がオンし、アナログスイツチS2，S4，
S5，S8はオフしたままであるから、第６図の回路
は第７図ａに示するようになり、このときの各コ
ンデンサC1A，C1B，C2，CS端子の電荷量QC1A、
QC1B、QC2、QCSはＡ点（イマジナルシヨート）に
着目するとそれぞれ次式で示されるようになる。
図の回路状態図で、制御パルスφのみが“１”レ
ベルであるから、第６図のアナログスイツチS1，
S3，S6，S7がオンし、アナログスイツチS2，S4，
S5，S8はオフしたままであるから、第６図の回路
は第７図ａに示するようになり、このときの各コ
ンデンサC1A，C1B，C2，CS端子の電荷量QC1A、
QC1B、QC2、QCSはＡ点（イマジナルシヨート）に
着目するとそれぞれ次式で示されるようになる。
QC1A＝C1A（VI1(N)−VOFF） ……(12)
QC1B＝C1B（VI2(N)−VOFF） ……（13）
QC2＝−C2・VOFF ……（14）
QCS＝−CB・V0(N) ……（15）
第７図ｂは第８図のT2（Ｎ）時刻における第６
図の回路状態図で、制御パルスのみが“１”レ
ベルであるから、第６図のアナログスイツチS2，
S4，S5，S8がオンし、アナログスイツチS1，S3，
S6，S7がオフとなるから、第６図の回路は第７図
ｂに示すようになり、このときの安定した状態に
おける各コンデンサC1A，C1B，C2，CS端子の電荷
量QC1′A、QC1′B、QC′2、QC′SはＡ点に着目するとそ
れぞれ次式で示されるようになる。
図の回路状態図で、制御パルスのみが“１”レ
ベルであるから、第６図のアナログスイツチS2，
S4，S5，S8がオンし、アナログスイツチS1，S3，
S6，S7がオフとなるから、第６図の回路は第７図
ｂに示すようになり、このときの安定した状態に
おける各コンデンサC1A，C1B，C2，CS端子の電荷
量QC1′A、QC1′B、QC′2、QC′SはＡ点に着目するとそ
れぞれ次式で示されるようになる。
QC1′A＝−C1A・VOFF ……（16）
QC1′B＝−C1B・VOFF ……（17）
QC′2＝C2（V0(N)−VOFF） ……（18）
QC′S＝−CS・V0(N) ……（19）
上記(12)〜（14）および（16）〜（18）式を用い
て各コンデンサC1A，C1B，C2端子の電荷量T1
（Ｎ）時刻とT2（Ｎ）時刻での変動量ΔQ1A、
ΔQ1B、ΔQC2を求めると、次のようになる。
て各コンデンサC1A，C1B，C2端子の電荷量T1
（Ｎ）時刻とT2（Ｎ）時刻での変動量ΔQ1A、
ΔQ1B、ΔQC2を求めると、次のようになる。
ΔQC1A＝QC1A−QC1′A＝C1A・VI1(N) ……（20）
ΔQC1B＝QC1B−QC1′B＝C1B・VI2(N) ……（21）
ΔQC2＝QC2−QC′2＝C2・V0(N) ……（22）
したがつて、（20）〜（22）式より次式が成立
する。
する。
C2・V0(N)＝C1A・VI2(N)
＋C1B・VI2(N) ……（23）
∴V0(N)＝C1A／C2・VI1(N)＋C1B／C2・VI2(N)……（24
） （24）式は上記の(11)式と同様であり、入力電圧
VI1(N)とVI2(N)を加算する場合のそれぞれの増幅度
はC1AおよびC1BとC2との比で表わされ、そして、
VOFFのオフセツト電圧があつたにもかかわらず、
このオフセツト電圧が完全に補償されていること
が理解できる。
） （24）式は上記の(11)式と同様であり、入力電圧
VI1(N)とVI2(N)を加算する場合のそれぞれの増幅度
はC1AおよびC1BとC2との比で表わされ、そして、
VOFFのオフセツト電圧があつたにもかかわらず、
このオフセツト電圧が完全に補償されていること
が理解できる。
次に、第８図のT1（Ｎ＋１）の状態、すなわち
再び第７図ａの状態になつたときについての説明
を行う。この状態での各コンデンサC1A，C1B，
C2，CS端子の電荷量Q″C1A、Q″C1B、Q″C2、Q″CSは
次のようになる。
再び第７図ａの状態になつたときについての説明
を行う。この状態での各コンデンサC1A，C1B，
C2，CS端子の電荷量Q″C1A、Q″C1B、Q″C2、Q″CSは
次のようになる。
Q″C1A＝C1A（VI1(N+1)−VOFF） ……（25）
Q″C1B＝C1B（VI2(N+1)−VOFF） ……（26）
Q″C2＝−C2・VOFF ……（27）
Q″CS＝−CS・（V0(N+1)−VOFF ……（28）
（16）〜（19）と（25）〜（28）式より各コン
デンサC1A，C1B，C2，CS端子の電荷の移動量を求
めるとそれぞれ次のようになる。
デンサC1A，C1B，C2，CS端子の電荷の移動量を求
めるとそれぞれ次のようになる。
ΔQC1A＝Q′C1A−Q″C1A
＝−C1A・VI1(N+1) ……（29）
ΔQC1B＝Q′C1B−Q″C1A
＝−C1B・VI2(N+1) ……（30）
ΔQC2＝Q′C2−Q′C2＝C2・V0(N) ……（31）
ΔQCS＝Q′CS−Q″CS
＝−CS・V0(N)＋CS・V0(N+1)−VOFF ……（32）
したがつて、（29）〜（32）式より次式が成立
する。
する。
−CS・V0(N)＋CS・V0(N+1)−VOFF
＝−（C1A・VI1(N+1)
＋C1B・VI2(N+1)）＋C2・V0(N) ……（33）
∴V0(N+1)＝V0(N)＋C2／CS・V0(N)
−（C1A／CS・VI1(N+1)
＋C1B／CS・VI2(N+1)＋VOFF ……（34）
（34）式に（24）式を代入すると、
V0(N+1)＝（C1A／C2・VI1(N)
＋C1B／C2・VI2(N)）＋（C1A／CS・VI1(N)
＋C1B／CS・VI2(N)）−（C1A／CS・VI1(N+1)
＋C1B／CS′・VI2(N+1)＋VOFF ……（35）
以上説明したように、第８図のT1（Ｎ＋１）時
刻〔第７図ａのモード〕における出力は（35）式
で表わされる。そして（35）式から明らかなよう
に、C1AあるいはC1Bに対してCSを十分大きな値に
選択すると、（35）式の第２項および第３項を無
視することができる。また、第８図のT2（Ｎ）時
刻の出力 C1A／C2・VI1(N)＋C1B／C2・VI2(N) をホールドしているにもかかわらずオフセツト電
圧VOFFがそのまま出力される。この値は、入力換
算すると、 １／（C1A／C2）あるいは１／（C1B／C2） されていることと等価となり、増幅度が大きいほ
ど、オフセツト電圧が低減できる効果を持つてい
ることを示している。
刻〔第７図ａのモード〕における出力は（35）式
で表わされる。そして（35）式から明らかなよう
に、C1AあるいはC1Bに対してCSを十分大きな値に
選択すると、（35）式の第２項および第３項を無
視することができる。また、第８図のT2（Ｎ）時
刻の出力 C1A／C2・VI1(N)＋C1B／C2・VI2(N) をホールドしているにもかかわらずオフセツト電
圧VOFFがそのまま出力される。この値は、入力換
算すると、 １／（C1A／C2）あるいは１／（C1B／C2） されていることと等価となり、増幅度が大きいほ
ど、オフセツト電圧が低減できる効果を持つてい
ることを示している。
また、誤差要因である（35）式の第２項および
第３項に注目すると、直流電圧の如く、VI1(N)＝
VI1(N+1)、VI2(N)＝VI2(N+1)の場合には、第２項と第
３項とはキヤンセルされる。このことより、上記
したようにCSを十分大きくしなくとも、第８図
ａ，ｂに示した制御パルスφ、の周波数を入力
信号のそれに対して十分高くすれば、実用上問題
ない値とすることができる。
第３項に注目すると、直流電圧の如く、VI1(N)＝
VI1(N+1)、VI2(N)＝VI2(N+1)の場合には、第２項と第
３項とはキヤンセルされる。このことより、上記
したようにCSを十分大きくしなくとも、第８図
ａ，ｂに示した制御パルスφ、の周波数を入力
信号のそれに対して十分高くすれば、実用上問題
ない値とすることができる。
第９図は第６図においてVI1＝sinωt、VI2＝０
のときの出力電圧V0をタイミング制御パルス、
φと関係づけて示した図で、第９図ａは制御パル
ス、ｂは制御パルスφ、ｃは出力電圧V0であ
る。第９図には詳細値は示してないが、上記で説
明したように、T2時刻では完全にオフセツト電
圧が補償され、T1時刻ではオフセツト電圧が
１／（増幅度）に低減されている。
のときの出力電圧V0をタイミング制御パルス、
φと関係づけて示した図で、第９図ａは制御パル
ス、ｂは制御パルスφ、ｃは出力電圧V0であ
る。第９図には詳細値は示してないが、上記で説
明したように、T2時刻では完全にオフセツト電
圧が補償され、T1時刻ではオフセツト電圧が
１／（増幅度）に低減されている。
上記したように、第６図に示す実施例によれ
ば、第２図の場合と同様、オフセツト電圧の補償
はもちろん、温度変化、素子の経年変化によつて
発生するドリフトについても第９図に示すように
温度変化および経年変化等の長時間にわたる変動
に対してオフセツトの補償を高頻度で行つている
のでほぼ完全に補償することができる。さらに、
半導体集積回路化する場合高精度で達成すること
ができる。
ば、第２図の場合と同様、オフセツト電圧の補償
はもちろん、温度変化、素子の経年変化によつて
発生するドリフトについても第９図に示すように
温度変化および経年変化等の長時間にわたる変動
に対してオフセツトの補償を高頻度で行つている
のでほぼ完全に補償することができる。さらに、
半導体集積回路化する場合高精度で達成すること
ができる。
以上説明したように、本発明によれば、演算増
幅器のオフセツト電圧およびドリフトを自動補償
することができ、しかも、回路構成が簡単で、か
つ、半導体集積回路化に適しており、さらに、高
精度な加算および増幅ができ、実用上のメリツト
が非常に大きいという効果がある。
幅器のオフセツト電圧およびドリフトを自動補償
することができ、しかも、回路構成が簡単で、か
つ、半導体集積回路化に適しており、さらに、高
精度な加算および増幅ができ、実用上のメリツト
が非常に大きいという効果がある。
第１図は従来の交流加算増幅器の回路図、第２
図は本発明の交流加算増幅器の一実施例を示す回
路図、第３図は第２図の各種モードにおける回路
状態図、第４図は第２図の各アナログスイツチに
与えるモード切換えタイミング制御パルス例を示
す図、第５図は第２図における入力電圧が正弦波
時の出力電圧例を示す図、第６図は本発明の他の
実施例を示す第２図に相当する回路図、第７図は
第６図の各モードにおける回路状態図、第８図は
第６図の各アナログスイツチに与えるモード切換
えタイミング制御パルス例を示す図、第９図は第
６図における入力電圧が正弦波時の出力電圧例を
示す図である。 op……演算増幅器、S1〜S8……アナログスイ
ツチ、C1A，C1B，C2，CS……コンデンサ。
図は本発明の交流加算増幅器の一実施例を示す回
路図、第３図は第２図の各種モードにおける回路
状態図、第４図は第２図の各アナログスイツチに
与えるモード切換えタイミング制御パルス例を示
す図、第５図は第２図における入力電圧が正弦波
時の出力電圧例を示す図、第６図は本発明の他の
実施例を示す第２図に相当する回路図、第７図は
第６図の各モードにおける回路状態図、第８図は
第６図の各アナログスイツチに与えるモード切換
えタイミング制御パルス例を示す図、第９図は第
６図における入力電圧が正弦波時の出力電圧例を
示す図である。 op……演算増幅器、S1〜S8……アナログスイ
ツチ、C1A，C1B，C2，CS……コンデンサ。
Claims (1)
- 【特許請求の範囲】 １ 演算増幅器と、加算用の複数の入力電圧充電
用コンデンサと、前記演算増幅器の増幅度を決定
するオフセツト電圧充電用コンデンサと、出力電
圧をホールドするホールド用コンデンサおよび前
記入力電圧充電用コンデンサに入力電圧を充電し
前記オフセツト電圧充電用コンデンサにオフセツ
ト電圧を充電する第１の回路モードと、該第１の
回路モードにおいて得られた充電電圧を用いて前
記入力電圧の加算・増幅を行う第２の回路モード
と、該第２の回路モードにおける前記演算増幅器
の出力をサンプリングする第３の回路モードと、
該第３の回路モードにおける前記出力をホールド
する第４の回路モードとに順次所定のタイミング
で切り替えるように制御される切替スイツチ群と
よりなり、前記第１の回路モードから前記第４の
回路モードまでを繰り返し実行するように構成し
てあることを特徴とする交流加算増幅器。 ２ 演算増幅器と、加算用の複数の入力電圧充電
用コンデンサと、前記演算増幅器の増幅度を決定
するオフセツト電圧充電用コンデンサと、出力電
圧をホールドするホールド用コンデンサおよびＮ
時刻に前記各入力電圧充電用コンデンサに入力電
圧を充電し前記オフセツト電圧充電用コンデンサ
にオフセツト電圧を充電するとともに前記Ｎ時刻
直前のＮ−１時刻に前記ホールド用コンデンサに
充電されていた前記演算増幅器の加算・増幅出力
をホールドする第１の回路モードと、前記Ｎ時刻
直後のＮ＋１時刻に前記第１の回路モードにおい
て得られた充電電圧を用いて前記入力電圧の加
算・増幅を行うとともに前記演算増幅器の出力が
前記Ｎ＋１時刻直後のＮ＋２時刻にホールドされ
ているように前記ホールド用コンデンサに上記出
力を充電する第２の回路モードとに順次所定のタ
イミングで切り替えるように制御される切替スイ
ツチ群とよりなり、前記第１の回路モードと前記
第２の回路モードとを繰り返し実行するように構
成してあることを特徴とする交流加算増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57017958A JPS58137083A (ja) | 1982-02-05 | 1982-02-05 | 交流加算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57017958A JPS58137083A (ja) | 1982-02-05 | 1982-02-05 | 交流加算増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58137083A JPS58137083A (ja) | 1983-08-15 |
| JPH0253828B2 true JPH0253828B2 (ja) | 1990-11-19 |
Family
ID=11958250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57017958A Granted JPS58137083A (ja) | 1982-02-05 | 1982-02-05 | 交流加算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58137083A (ja) |
-
1982
- 1982-02-05 JP JP57017958A patent/JPS58137083A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58137083A (ja) | 1983-08-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4604584A (en) | Switched capacitor precision difference amplifier | |
| EP0078601B1 (en) | Amplifier circuit | |
| EP0508360B1 (en) | Sampled band-gap voltage reference circuit | |
| EP0114314B1 (en) | Digitally switched analog signal conditioner | |
| US4808942A (en) | Continuous mode auto-zero offset amplifier or integrator | |
| US4748418A (en) | Quasi auto-zero circuit for sampling amplifiers | |
| US8736354B2 (en) | Electronic device and method providing a voltage reference | |
| US4390844A (en) | Integration filter for step waveforms | |
| US4396890A (en) | Variable gain amplifier | |
| TW200300557A (en) | Sampling and hold circuit | |
| EP0308008A2 (en) | A method of and a circuit arrangement for processing sampled analogue electrical signals | |
| JPH057582Y2 (ja) | ||
| GB2157108A (en) | Eliminating input offset | |
| US8941438B2 (en) | Bandwidth limiting for amplifiers | |
| JP3709943B2 (ja) | オフセット電圧の補償方法及びこの方法を用いるサンプルホールド回路 | |
| JP3703387B2 (ja) | サンプル＆ホールド回路 | |
| JPH0993086A (ja) | スイッチトキャパシタ回路及びこれを用いた信号処理回路 | |
| US4511851A (en) | Method and apparatus for obtaining small fractional units of capacitance | |
| JPH0441611Y2 (ja) | ||
| JPS6337711A (ja) | アナログ演算回路 | |
| JPH0785533B2 (ja) | 増幅回路 | |
| JPS58137083A (ja) | 交流加算増幅器 | |
| JPH05243857A (ja) | オフセット不感型スイッチトキャパシタ増幅回路 | |
| JPH06301800A (ja) | スイッチトキャパシタ積分器 | |
| JPS60198915A (ja) | 電圧比較器 |