JPH0254567A - 樹脂封止型半導体装置 - Google Patents

樹脂封止型半導体装置

Info

Publication number
JPH0254567A
JPH0254567A JP63205352A JP20535288A JPH0254567A JP H0254567 A JPH0254567 A JP H0254567A JP 63205352 A JP63205352 A JP 63205352A JP 20535288 A JP20535288 A JP 20535288A JP H0254567 A JPH0254567 A JP H0254567A
Authority
JP
Japan
Prior art keywords
island
semiconductor chip
resin
semiconductor device
leads
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63205352A
Other languages
English (en)
Inventor
Teizo Takano
高野　禎三
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Kyushu Ltd
Original Assignee
NEC Kyushu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Kyushu Ltd filed Critical NEC Kyushu Ltd
Priority to JP63205352A priority Critical patent/JPH0254567A/ja
Publication of JPH0254567A publication Critical patent/JPH0254567A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/075—Connecting or disconnecting of bond wires
    • H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/581—Auxiliary members, e.g. flow barriers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は樹脂封止型の半導体装置に関する。
〔従来の技術〕
従来の樹脂型半導体装置は、第３図（ａ）。
（ｂ）に示すように、アイランド５上に半導体チップ２
を搭載し、半導体チップ２の電極端子をボンディングワ
イヤ３にてリード４の一端に接続した後、アイランド５
と半導体チップ２とボンディングワイヤ３とリード４の
一部とを封入樹脂１にて被覆していた。
〔発明が解決しようとする課題〕
上述した従来の樹脂封止型半導体装置は、第４図（ａ）
、（ｂ）に示すように、ボンディングワイヤ３．リード
４ともに変形し易い構造となっているので、製造工程で
の取り扱い中に、ボンディングワイヤ３が半導体チップ
２あるいはアイランド５の金属と接触したり、また、リ
ード４が変形し隣接したりリード４同士が接触して品質
を著るしく低下させるという欠点があった。
本発明の目的は、ボンディングワイヤとリードの変形に
よる接触がなく、品質の高い樹脂封止型半導体装置を提
供することにある。
〔課題を解決するための手段〕
本発明は、アイランドと、該アイランド上に搭載された
半導体チップと、一端が該半導体チップの電極端子に接
続するボンディングワイヤと、該ボンディングワイヤの
他端に接続し外部へ算出するリードと、前記アイランド
と前記半導体チップと前記ボンディングワイヤと前記リ
ードの一部を被覆する封入樹脂とを有する樹脂封止型半
導体装置において、前記半導体チップが搭載された前記
アイランドの周囲を取り囲むように少くとも一重の壁を
形成する突起部を有する絶縁物からなる薄板が前記アイ
ランドの裏面に取り付けられている。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
。
第１図（ａ＞、（ｂ）は本発明の一実施例の平面図及び
Ａ−Ａ’線断面図、第２図（ａ）。
（ｂ）は第１図の絶縁物の平面図及びＢ−Ｂ’線断面図
である。
第１図（ａ）、（ｂ）に示すように、アイランド５とリ
ード４の裏面には、アイランド５とアイランド５上に搭
載された半導体チップ２を取り囲む突起部を有する絶縁
物６が設けられ、アイランド５．半導体チップ２．ボン
ディングワイヤ３及びリード４の一部が封入樹脂１にて
被覆されている。
第２図（ａ）、（ｂ）に示すように、絶縁物６は、薄板
上の薄板部６ａと薄板部６ａ上に設けられた相対するコ
の字型の突起部６ｂによって形成されている。
このような絶縁物６をアイランド５とリード４の裏面に
配置し、突起部６ｂにて半導体チップ２を取り囲むこと
によって、この突起部６ｂが壁となり、ボンディングワ
イヤ３のたるみ等の変形を防止し、半導体チップ２やア
イランド５の金属との接触を防ぐとともに、リード４を
裏面より固定することによって、リード４の変形を防ぐ
ことが出来る。
〔発明の効果〕
以上説明したように本発明は、絶縁物をアイランドとリ
ードの裏面に取り付けることによって、ボンディングワ
イヤが半導体チップやアイランドと接触することと、リ
ード同志の接触を防ぎ、信頼性を高めることが出来ると
いう効果がある。
【図面の簡単な説明】
第１図（ａ）、（ｂ）は本発明の一実施例の平面図及び
Ａ−Ａ’線断面区、第２図（ａ）。 （ｂ）は第１図の絶縁物の平面図及びＢ−Ｂ’線断面図
、第３図（ａ）、（ｂ）は従来の樹脂封止型半導体装置
の一例の平面図及びｃ−ｃ’線断面図、第４図（ａ）、
（ｂ）は従来の樹脂封止型半導体装置の問題点を説明す
る平面図及びＤ−Ｄ’線断面図である。 １・・・封入樹脂、２・・・半導体チップ、３・・・ボ
ンディングワイヤ、４・・・リード、５・・・アイラン
ド、６・・・絶縁物。 （ｂ） 第　　１ 閃 （ｂ、） 第　　２　　図

Claims (1)

    【特許請求の範囲】
  1. アイランドと、該アイランド上に搭載された半導体チッ
    プと、一端が該半導体チップの電極端子に接続するボン
    ディングワイヤと、該ボンディングワイヤの他端に接続
    し外部へ尊出するリードと、前記アイランドと前記半導
    体チップと前記ボンディングワイヤと前記リードの一部
    を被覆する封入樹脂とを有する樹脂封止型半導体装置に
    おいて、前記半導体チップが搭載された前記アイランド
    の周囲を取り囲むように少くとも一重の壁を形成する突
    起部を有する絶縁物からなる薄板を前記アイランドの裏
    面に取り付けたことを特徴とする樹脂封止型半導体装置
    。
JP63205352A 1988-08-17 1988-08-17 樹脂封止型半導体装置 Pending JPH0254567A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP63205352A JPH0254567A (ja) 1988-08-17 1988-08-17 樹脂封止型半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63205352A JPH0254567A (ja) 1988-08-17 1988-08-17 樹脂封止型半導体装置

Publications (1)

Publication Number Publication Date
JPH0254567A true JPH0254567A (ja) 1990-02-23

Family

ID=16505452

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63205352A Pending JPH0254567A (ja) 1988-08-17 1988-08-17 樹脂封止型半導体装置

Country Status (1)

Country Link
JP (1) JPH0254567A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03122536U (ja) * 1990-03-27 1991-12-13
US5249354A (en) * 1991-09-25 1993-10-05 American Telephone & Telegraph Co. Method of making electronic component packages
US5408127A (en) * 1994-03-21 1995-04-18 National Semiconductor Corporation Method of and arrangement for preventing bonding wire shorts with certain integrated circuit components

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03122536U (ja) * 1990-03-27 1991-12-13
US5249354A (en) * 1991-09-25 1993-10-05 American Telephone & Telegraph Co. Method of making electronic component packages
US5408127A (en) * 1994-03-21 1995-04-18 National Semiconductor Corporation Method of and arrangement for preventing bonding wire shorts with certain integrated circuit components

Similar Documents

Publication Publication Date Title
US4984059A (en) Semiconductor device and a method for fabricating the same
US6967396B1 (en) Semiconductor device
US5072280A (en) Resin sealed semiconductor device
JP2924840B2 (ja) Ｔａｐｅ−ＢＧＡタイプの半導体装置
JP2001015668A (ja) 樹脂封止型半導体パッケージ
KR100287243B1 (ko) Loc구조를갖는반도체장치및그제조방법
JPH03177060A (ja) 半導体装置用リードフレーム
JPH04363031A (ja) 半導体装置
JPS63296252A (ja) 樹脂封止型半導体装置
JPS6084854A (ja) 樹脂封止型半導体装置
JPS62296541A (ja) 樹脂封止型半導体装置
JPH05326796A (ja) 半導体装置用パッケージ
JPS59144154A (ja) 樹脂封止形電子装置
JP2747260B2 (ja) セラミック複合リードフレーム及びそれを用いた半導体 装置
JPH03261153A (ja) 半導体装置用パッケージ
JPH0366150A (ja) 半導体集積回路装置
JPS6112053A (ja) リ−ドフレ−ム
JPS625650A (ja) 半導体装置用リ−ドフレ−ム
JPH02278857A (ja) 樹脂封止型半導体装置
JPS61241954A (ja) 半導体装置
KR200254415Y1 (ko) 반도체패키지
JP2699444B2 (ja) 半導体装置
KR200331874Y1 (ko) 반도체의다핀형태패키지
JP2583405B2 (ja) 半導体装置用リードフレーム
JPH01255259A (ja) 樹脂封止型半導体装置