JPS6112053A - リ−ドフレ−ム - Google Patents
リ−ドフレ−ムInfo
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- JPS6112053A JPS6112053A JP59132358A JP13235884A JPS6112053A JP S6112053 A JPS6112053 A JP S6112053A JP 59132358 A JP59132358 A JP 59132358A JP 13235884 A JP13235884 A JP 13235884A JP S6112053 A JPS6112053 A JP S6112053A
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- JP
- Japan
- Prior art keywords
- lead frame
- semiconductor device
- lead
- insulator
- plastic
- Prior art date
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- Pending
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/40—Leadframes
- H10W70/451—Multilayered leadframes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
- H10W72/07554—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting changes in dispositions
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/547—Dispositions of multiple bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕 ′本発明は半導体
装置用プラスチックパッケージのリードフレームに関し
、特にリードフレームの機械的強度を下げずく、半導体
装置用プラスチ。
装置用プラスチックパッケージのリードフレームに関し
、特にリードフレームの機械的強度を下げずく、半導体
装置用プラスチ。
クパ、ケージの小型化が可能なリードフレームに関する
。
。
半導体装置の製造技術は１年々著しい勢いで進歩し、半
導体装置は高集積化および高機能化の方向に進んでいる
。半導体装置の高集積化、高機能化に伴って、半導体装
置が取シ扱う情報数は増え、その結果として半導体装置
の外部リード数が増え半導体装置の多ビン化が進行して
おりピン数に比例して半導体装置のパッケージも大きく
なってきている。また反面、半導体装置の実装密度を上
げるため、半導体装置用パッケージの小型化の動きも進
んでいる。このような半導体装置用パッケージの多ビイ
化及び小型化の要求に対し、従来はリードフレームの幅
および間隔を細めることによシ。
導体装置は高集積化および高機能化の方向に進んでいる
。半導体装置の高集積化、高機能化に伴って、半導体装
置が取シ扱う情報数は増え、その結果として半導体装置
の外部リード数が増え半導体装置の多ビン化が進行して
おりピン数に比例して半導体装置のパッケージも大きく
なってきている。また反面、半導体装置の実装密度を上
げるため、半導体装置用パッケージの小型化の動きも進
んでいる。このような半導体装置用パッケージの多ビイ
化及び小型化の要求に対し、従来はリードフレームの幅
および間隔を細めることによシ。
半導体装置の小型化に対処してきた。その結果。
リードフレームの幅を細めた場合、リードフレームに弱
い力が加わっただけでリードフレームが曲ってしまった
フ、またリードフレームの間隔ｔ−ａめた場合には、た
とえば半導体装置の組立工程に於いて、プラスチック樹
脂の封入時にプラスチ。
い力が加わっただけでリードフレームが曲ってしまった
フ、またリードフレームの間隔ｔ−ａめた場合には、た
とえば半導体装置の組立工程に於いて、プラスチック樹
脂の封入時にプラスチ。
り樹脂に押され、隣接するリード同志が接触し、不良と
なるような問題を有しており、リードフレ−ムの幅及び
間隔を細めて、半導体装置用バ、ケージの小型化を行う
には、リードフレームノ機′械的強度を下げる欠点を有
していｆＦ。
なるような問題を有しており、リードフレ−ムの幅及び
間隔を細めて、半導体装置用バ、ケージの小型化を行う
には、リードフレームノ機′械的強度を下げる欠点を有
していｆＦ。
本発明の目的は、上記欠点を除去し、リードフレームの
機械的強度を下げずに半導体装置用プラスチックケース
の小型化が可能なリードフレームを提供することにある
。
機械的強度を下げずに半導体装置用プラスチックケース
の小型化が可能なリードフレームを提供することにある
。
本発明による半導体装置用プラスチックパッケージのリ
ードフレームは、リードフレームが絶縁物を介して電気
的に絶縁された多層構造となった部分を有することによ
り構成されている。
ードフレームは、リードフレームが絶縁物を介して電気
的に絶縁された多層構造となった部分を有することによ
り構成されている。
以下本発明の実施腕について１図を用いて詳細に説明す
る。
る。
第１図は従来のリードフレームを使用した場合の半導体
装置用プラスチックパッケージの平面図である。外観的
にはリードフレームの一部で構成された外部リード部ｌ
とエポキシ樹脂等で被覆されている樹脂部２ｆ、具備し
て形成されている。また第１図のＡ−Ｂ部に於ける矢視
断面図を第２図に示す。リードフレームの一部で形成さ
れるアイランド部３にはトランジスタ等が形成されたシ
リコンチップ４がマウントされており、シリコンチ、プ
上に形成された外部引き出し電極と、樹脂部２に覆われ
、外部リード部１に接続する内部ＩＪ−ド５は金やアル
ミニウムの＃線６で接続されている。第１図及び第２図
よシ明らかなように従来のリードフレームの構造は一層
でアク、半導体装置用プラスチ、クパ、ケージの小型化
への対応策としては、リードフレームの幅７及び間隔８
を細めることによりリードフレームを小型化し、半導体
装置用プラスチックパッケージの小型化に対処していた
が、前記のようにリードフレームとして必要な機械的強
度を下げて゛いた。
装置用プラスチックパッケージの平面図である。外観的
にはリードフレームの一部で構成された外部リード部ｌ
とエポキシ樹脂等で被覆されている樹脂部２ｆ、具備し
て形成されている。また第１図のＡ−Ｂ部に於ける矢視
断面図を第２図に示す。リードフレームの一部で形成さ
れるアイランド部３にはトランジスタ等が形成されたシ
リコンチップ４がマウントされており、シリコンチ、プ
上に形成された外部引き出し電極と、樹脂部２に覆われ
、外部リード部１に接続する内部ＩＪ−ド５は金やアル
ミニウムの＃線６で接続されている。第１図及び第２図
よシ明らかなように従来のリードフレームの構造は一層
でアク、半導体装置用プラスチ、クパ、ケージの小型化
への対応策としては、リードフレームの幅７及び間隔８
を細めることによりリードフレームを小型化し、半導体
装置用プラスチックパッケージの小型化に対処していた
が、前記のようにリードフレームとして必要な機械的強
度を下げて゛いた。
第３図は１本発明゛によるリードフレームを使用した半
導体プラスチ、クパ、ケージの平面図である。第３図の
Ａ−Ｂ部に於ける矢視断面図を第４図に示す。尚、第３
図、第４図で第１図、第２図と同じ機能のところは同一
の符号で示している。
導体プラスチ、クパ、ケージの平面図である。第３図の
Ａ−Ｂ部に於ける矢視断面図を第４図に示す。尚、第３
図、第４図で第１図、第２図と同じ機能のところは同一
の符号で示している。
第４図に於いて、リードフレームは絶縁物９を介して、
１層目のリードフレーム１０と２層目のリードフレーム
１１とから成る２層構造となっている。このため従来の
リードフレームに比べ同じ大きさの半導体装置パッケー
ジならば２倍の外部リード全般ける事が出来る。
１層目のリードフレーム１０と２層目のリードフレーム
１１とから成る２層構造となっている。このため従来の
リードフレームに比べ同じ大きさの半導体装置パッケー
ジならば２倍の外部リード全般ける事が出来る。
以上説明したように１本発明によるリードフレームを使
用する事により半導体装置用小型パッケージの要求に対
し、リードフレームの幅７や間隔８を細めることなく、
従来のリードフレームの幅７および間隔を保ったまま、
絶縁物９ｔ−介して何層にもリードフレームを重ねる事
によシ１機械的強度の高い半導体装置用小型パッケージ
を得る事が出来る。
用する事により半導体装置用小型パッケージの要求に対
し、リードフレームの幅７や間隔８を細めることなく、
従来のリードフレームの幅７および間隔を保ったまま、
絶縁物９ｔ−介して何層にもリードフレームを重ねる事
によシ１機械的強度の高い半導体装置用小型パッケージ
を得る事が出来る。
第１図は従来のリードフレームを使用した半導体装置用
プラスチ、クパッケージの平面図であり。 第２図は第１図のＡ−Ｂ部に於ける断面図である。 第３図は本発明の実施例によるリードフレームを使用し
九半導体装置用プラスチックパッケージの平面図であ夛
、第４図は第３図のＡ−Ｂ部に於け・る矢視断面図であ
る。 １・・・・・・外部リード、２・・・・・・樹脂部、３
・・・・・・アイランド部、４・・・・・・シリコンチ
ップ、５・・・・・・内部リード、６・・・・・・ボン
ディング線、７・・・・・・リードフレームの幅、８・
・・・・・リードフレームの間隔、９・・・・・・絶縁
物、１０・・・・・・第１層目のリードフレーム、１１
・・・・・・第２層目のリードフレーム。 ＄ １ 図 第 ２ 図 某３図
プラスチ、クパッケージの平面図であり。 第２図は第１図のＡ−Ｂ部に於ける断面図である。 第３図は本発明の実施例によるリードフレームを使用し
九半導体装置用プラスチックパッケージの平面図であ夛
、第４図は第３図のＡ−Ｂ部に於け・る矢視断面図であ
る。 １・・・・・・外部リード、２・・・・・・樹脂部、３
・・・・・・アイランド部、４・・・・・・シリコンチ
ップ、５・・・・・・内部リード、６・・・・・・ボン
ディング線、７・・・・・・リードフレームの幅、８・
・・・・・リードフレームの間隔、９・・・・・・絶縁
物、１０・・・・・・第１層目のリードフレーム、１１
・・・・・・第２層目のリードフレーム。 ＄ １ 図 第 ２ 図 某３図
Claims (1)
- プラスチック封入された半導体装置用パッケージのリ
ードフレームにおいて、前記リードフレームが絶縁物を
介して互いに電気的に絶縁された多層構造となっている
部分を有することを特徴とするリードフレーム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59132358A JPS6112053A (ja) | 1984-06-27 | 1984-06-27 | リ−ドフレ−ム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59132358A JPS6112053A (ja) | 1984-06-27 | 1984-06-27 | リ−ドフレ−ム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6112053A true JPS6112053A (ja) | 1986-01-20 |
Family
ID=15079494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59132358A Pending JPS6112053A (ja) | 1984-06-27 | 1984-06-27 | リ−ドフレ−ム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6112053A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4796078A (en) * | 1987-06-15 | 1989-01-03 | International Business Machines Corporation | Peripheral/area wire bonding technique |
| JPH01140648A (ja) * | 1987-11-26 | 1989-06-01 | Nec Corp | 樹脂封止型半導体装置 |
| WO1990016079A3 (en) * | 1989-06-09 | 1991-02-07 | Jaesup N Lee | Low impedance packaging |
| US5014113A (en) * | 1989-12-27 | 1991-05-07 | Motorola, Inc. | Multiple layer lead frame |
-
1984
- 1984-06-27 JP JP59132358A patent/JPS6112053A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4796078A (en) * | 1987-06-15 | 1989-01-03 | International Business Machines Corporation | Peripheral/area wire bonding technique |
| JPH01140648A (ja) * | 1987-11-26 | 1989-06-01 | Nec Corp | 樹脂封止型半導体装置 |
| WO1990016079A3 (en) * | 1989-06-09 | 1991-02-07 | Jaesup N Lee | Low impedance packaging |
| US5089878A (en) * | 1989-06-09 | 1992-02-18 | Lee Jaesup N | Low impedance packaging |
| US5014113A (en) * | 1989-12-27 | 1991-05-07 | Motorola, Inc. | Multiple layer lead frame |
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