JPH0254969A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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- JPH0254969A JPH0254969A JP63206107A JP20610788A JPH0254969A JP H0254969 A JPH0254969 A JP H0254969A JP 63206107 A JP63206107 A JP 63206107A JP 20610788 A JP20610788 A JP 20610788A JP H0254969 A JPH0254969 A JP H0254969A
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- JP
- Japan
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- base layer
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- conductivity type
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（座業上の利用分野）
本発明は、ソースとチャネルが半導体基板の一主面側に
ありドレインが他主面側にあるＭＯＳ型単位セルが同一
半導体基板内に複数形成されて、大電流を扱うのに適し
たＭＯＳ型半導体装置に関する。
ありドレインが他主面側にあるＭＯＳ型単位セルが同一
半導体基板内に複数形成されて、大電流を扱うのに適し
たＭＯＳ型半導体装置に関する。
（従来の技術）
電力用ＭＯ３ＦＥＴとして、半導体基板の一面側におい
て、ドレイン領域に設けたベース層のソース層とドレイ
ン領域の間のチャネル形成領域上にＭＯ３構造を備え、
ソース層および高不純物濃度のベース層領域に接触する
ソース電極と基板他面側のドレイン電橋の間に主電流を
流すものが知られている。このような電力用ＭＯ３ＦＥ
Ｔは、方形の単位セルを多数同一基板内に形成し、並列
接続して電流容量を増大させる構造となっている。
て、ドレイン領域に設けたベース層のソース層とドレイ
ン領域の間のチャネル形成領域上にＭＯ３構造を備え、
ソース層および高不純物濃度のベース層領域に接触する
ソース電極と基板他面側のドレイン電橋の間に主電流を
流すものが知られている。このような電力用ＭＯ３ＦＥ
Ｔは、方形の単位セルを多数同一基板内に形成し、並列
接続して電流容量を増大させる構造となっている。
第２図は電力用ＭＯＳＦＥＴの単位セルを図式的に示し
、ドレイン領域となるｎ形シリコン基板１の一面側にｐ
０ウェル２１およびそれをとり囲む方形のｐ°ベース層
２２を設け、さらにその表ｆ層にやはり方形のｎ°ソー
ス層３をそれぞれ形成し、両ソース層３とドレイン領域
１の間のベース層２２上にゲート酸化膜４を介して、例
えば多結晶シリコンからなるゲート電極５を設けたもの
である。
、ドレイン領域となるｎ形シリコン基板１の一面側にｐ
０ウェル２１およびそれをとり囲む方形のｐ°ベース層
２２を設け、さらにその表ｆ層にやはり方形のｎ°ソー
ス層３をそれぞれ形成し、両ソース層３とドレイン領域
１の間のベース層２２上にゲート酸化膜４を介して、例
えば多結晶シリコンからなるゲート電極５を設けたもの
である。
ソース層３およびｐ°ウェル２１には、ゲート電極５と
絶縁ｌＩ４１で絶縁されるソース電極６が、また基ＦＬ
１の他面側にはｎ°層７を介してドレイン電極８が接触
している。この単位セルのゲート電極５にソース電極６
に対して正の電圧を印加すると、ｎ゛ソース領域３とｎ
ドレイン領域１０間のｐ−ベース層２２の表面部２３が
反転してｎチャネルが生じ、ソース層３から電子がその
チャネルを遣ってドレイン領域に注入されることにより
ソース電極。
絶縁ｌＩ４１で絶縁されるソース電極６が、また基ＦＬ
１の他面側にはｎ°層７を介してドレイン電極８が接触
している。この単位セルのゲート電極５にソース電極６
に対して正の電圧を印加すると、ｎ゛ソース領域３とｎ
ドレイン領域１０間のｐ−ベース層２２の表面部２３が
反転してｎチャネルが生じ、ソース層３から電子がその
チャネルを遣ってドレイン領域に注入されることにより
ソース電極。
ドレイン電極間が導通状態になる。そして、ゲート電極
５をソース電極６と同電位または負にバイアスすること
によって阻止状態となるのでスイッチング素子としての
動作を行う。
５をソース電極６と同電位または負にバイアスすること
によって阻止状態となるのでスイッチング素子としての
動作を行う。
〔発明が解決しようとする課題〕
第２図に示した単位セルの複数個からなるＭＯＳＦＥＴ
が電気機器に使用される場合、その機器間の配線のイン
ダクタンスあるいはデータなどのような機器の場合の誘
導性負荷により、どのような機器でも少なからずスパイ
ク電圧あるいは高い電圧上昇率（ｄｖ／ｄｔ）の発生が
おこる。そして、これらの電気的ストレスが、しばしば
ＭＯＳＦＥＴを破壊に導くことがある。第３図はそのよ
うな破壊現象を示すもので、Ｌ負荷時の最もきびしいス
トレス条件は高エネルギをもったスパイク電圧であり、
最悪の場合その電力用ＭＯ３ＦＥＴのブレークダウン電
圧をこえる電圧が印加され、そのエネルギをすべてＭＯ
ＳＦＥＴが吸収する能力がないと破壊に至る。このよう
なアバランシェ領域における電流は図に頭具を破線で示
した空乏層９内でアバランシェ増倍により発生し、正孔
電流はソース電極６に流れこみ、また電子電流はドレイ
ン電極８に流れこむ、この時、ｎ″ソース層３直下の拡
散抵抗Ｒｈを通して正孔電流Ｊｐが流れるため、ｎ°ソ
ース層３直下に（Ｊｐ Ｘ Ｒｂ）の電位差が生じる。
が電気機器に使用される場合、その機器間の配線のイン
ダクタンスあるいはデータなどのような機器の場合の誘
導性負荷により、どのような機器でも少なからずスパイ
ク電圧あるいは高い電圧上昇率（ｄｖ／ｄｔ）の発生が
おこる。そして、これらの電気的ストレスが、しばしば
ＭＯＳＦＥＴを破壊に導くことがある。第３図はそのよ
うな破壊現象を示すもので、Ｌ負荷時の最もきびしいス
トレス条件は高エネルギをもったスパイク電圧であり、
最悪の場合その電力用ＭＯ３ＦＥＴのブレークダウン電
圧をこえる電圧が印加され、そのエネルギをすべてＭＯ
ＳＦＥＴが吸収する能力がないと破壊に至る。このよう
なアバランシェ領域における電流は図に頭具を破線で示
した空乏層９内でアバランシェ増倍により発生し、正孔
電流はソース電極６に流れこみ、また電子電流はドレイ
ン電極８に流れこむ、この時、ｎ″ソース層３直下の拡
散抵抗Ｒｈを通して正孔電流Ｊｐが流れるため、ｎ°ソ
ース層３直下に（Ｊｐ Ｘ Ｒｂ）の電位差が生じる。
この電位差が約０．６ｖのｎ゛ソース層３ｐ−ベース層
２２との間の拡散電位をこえると、ｎ゛ソース層３ら電
位注入が開始され、ソース層３．２−ベース層２２．ｎ
−ドレイン頚Ｍｌからなる寄生ｒｈｐｎ）ランリスタが
ターンオンし、ゲートコントロールがきかない状態にお
ちいり、破壊にいたる。
２２との間の拡散電位をこえると、ｎ゛ソース層３ら電
位注入が開始され、ソース層３．２−ベース層２２．ｎ
−ドレイン頚Ｍｌからなる寄生ｒｈｐｎ）ランリスタが
ターンオンし、ゲートコントロールがきかない状態にお
ちいり、破壊にいたる。
これまで、破壊耐量を上げるために、ｐ″領域２１の濃
度増加、拡散深さの増大およびｐベース層２２の濃度増
加、潔さの増大がおこなわれてきた。
度増加、拡散深さの増大およびｐベース層２２の濃度増
加、潔さの増大がおこなわれてきた。
しかしこれらの対策は、ＭＯＳ Ｆ ＥＴの主特性であ
るオン抵抗Ｒ０，特性の増大及び降伏電圧ＢＶ＊ｓ ｓ
の低下などの逆効果が生ずるという問題があつた。
るオン抵抗Ｒ０，特性の増大及び降伏電圧ＢＶ＊ｓ ｓ
の低下などの逆効果が生ずるという問題があつた。
また、第４図に示す各セルのｐベース層２２の間隔Ｌｇ
は、第５図に示すようにオン抵抗Ｒ１，に影響を及ぼす
０図で線５１は降伏電圧Ｖａｎｓ −５００Ｖの場合、
線５２はＭａｓｓ −１００Ｖ（Ｄ場合を示す、 ４０
０ Ｖ以上の高耐圧ＭＯ３ＦＥＴではＲｅａを低減する
ためにより広いＬｇを設定する必要があることがわかる
。しかし、Ｌｇが小さい間は、両セルの空乏層９が連結
されるが、Ｌｌを広くとると、ゲート電極５の下の空乏
層体積の増大と、両セルの空乏層が離れて空乏層の湾曲
部が生ずることによるｐベース層２２における電界強度
の増大により、ｎ・ソース層３直下を通過するアバラン
シェ正孔電流が大幅に増大し、前述の寄生バイポーラト
ランジスタのターンオン現象を促進させ、容易に破壊に
至らしめる。これらの破壊は、一つの半導体基板に集積
された何万個の単位セルのうちの不特定のセル内の弱い
部分に生ずる。これは多数の単位セルが、きびしいスト
レス下で全く同一に動作するように製造することは困難
だからである。
は、第５図に示すようにオン抵抗Ｒ１，に影響を及ぼす
０図で線５１は降伏電圧Ｖａｎｓ −５００Ｖの場合、
線５２はＭａｓｓ −１００Ｖ（Ｄ場合を示す、 ４０
０ Ｖ以上の高耐圧ＭＯ３ＦＥＴではＲｅａを低減する
ためにより広いＬｇを設定する必要があることがわかる
。しかし、Ｌｇが小さい間は、両セルの空乏層９が連結
されるが、Ｌｌを広くとると、ゲート電極５の下の空乏
層体積の増大と、両セルの空乏層が離れて空乏層の湾曲
部が生ずることによるｐベース層２２における電界強度
の増大により、ｎ・ソース層３直下を通過するアバラン
シェ正孔電流が大幅に増大し、前述の寄生バイポーラト
ランジスタのターンオン現象を促進させ、容易に破壊に
至らしめる。これらの破壊は、一つの半導体基板に集積
された何万個の単位セルのうちの不特定のセル内の弱い
部分に生ずる。これは多数の単位セルが、きびしいスト
レス下で全く同一に動作するように製造することは困難
だからである。
本発明の課題は、上述の問題を解決し、Ｒｏ＋ｍの増大
やＢＶｓｓ ＊の低下を招くことなく、破壊耐量の大き
い複数の単位セルからなるＭＯ３型半導体装置を提供す
ることにある。
やＢＶｓｓ ＊の低下を招くことなく、破壊耐量の大き
い複数の単位セルからなるＭＯ３型半導体装置を提供す
ることにある。
（！ｉｌｌを解決するための手段〕
上記の課題の解決のために、本発明は、第−導電形のド
レイン領域の表面部に方形の第二導電形のベース層を有
し、そのベース層にはドレイン領域との間にチャネル形
成領域をはさむ方形の高不純物濃度の第−導電形のソー
ス層およびそのソース層のドレイン領域より遠い側に高
不純物濃度のベース層領域を有し、前記チャネル形成領
域上にはゲート絶縁膜を介してのゲート電極とそのゲー
ト電極に絶縁され前記ソース層および前記高不純物濃度
のベース層領域に接触するソース電極とを備えた単位セ
ルの複数個が同一半導体基板に形成されるＭＯ３型半導
体装置において、ソース層の４隅の直下のベース層にベ
ース層と同一導電形で高不純物濃度の領域が設けられた
ものとする。
レイン領域の表面部に方形の第二導電形のベース層を有
し、そのベース層にはドレイン領域との間にチャネル形
成領域をはさむ方形の高不純物濃度の第−導電形のソー
ス層およびそのソース層のドレイン領域より遠い側に高
不純物濃度のベース層領域を有し、前記チャネル形成領
域上にはゲート絶縁膜を介してのゲート電極とそのゲー
ト電極に絶縁され前記ソース層および前記高不純物濃度
のベース層領域に接触するソース電極とを備えた単位セ
ルの複数個が同一半導体基板に形成されるＭＯ３型半導
体装置において、ソース層の４隅の直下のベース層にベ
ース層と同一導電形で高不純物濃度の領域が設けられた
ものとする。
電流の増大により寄生バイポーラトランジスタがターン
オンし、破壊に至る領域は、各セルの４隅にあることが
わかった。第６図は表面のソース電極、ゲート電極およ
びゲート酸化膜を除いた一つの単位セルについて示した
もので、ソース層３の４隅に電流が集中しやすく、そこ
に破壊部１０が生じている。従って高不純物濃度のベー
ス層の外側のソース層の４隅の下に高不純物濃度を形成
すれば、その部分の拡散抵抗Ｒｈが低減し、アバランシ
ェ電流をバイパスするため、寄生バイポーラトランジス
タのターンオン現象の発生が抑止される。
オンし、破壊に至る領域は、各セルの４隅にあることが
わかった。第６図は表面のソース電極、ゲート電極およ
びゲート酸化膜を除いた一つの単位セルについて示した
もので、ソース層３の４隅に電流が集中しやすく、そこ
に破壊部１０が生じている。従って高不純物濃度のベー
ス層の外側のソース層の４隅の下に高不純物濃度を形成
すれば、その部分の拡散抵抗Ｒｈが低減し、アバランシ
ェ電流をバイパスするため、寄生バイポーラトランジス
タのターンオン現象の発生が抑止される。
第１図＋ａ）〜ｔｏ＋は本発明の一実施例を示し、第２
図と共通の部分には同一の符号が付されている。
図と共通の部分には同一の符号が付されている。
第１図（ａｌは第６図と同様表面のソース電極、ゲート
電極およびゲート酸化膜を除いて示した二つの単位セル
の平面図であり、第１図（ｂｌ、（０）はそれぞれ第１
図＋ａ）のＡ−ＡＩ、Ｂ−Ｂ線にそっての断面！ｔ！！
！、き１咳 図と表面上のゲート酸化膜、４の斜視図を合わせて示し
た図である０図から明らかなように、ソース電極６の下
の高不純物濃度のｐウェル２１のほかにソース層３の４
隅にｐ“コーナ層２４が設けられ、Ｒｈを低減させる構
造となっている。
電極およびゲート酸化膜を除いて示した二つの単位セル
の平面図であり、第１図（ｂｌ、（０）はそれぞれ第１
図＋ａ）のＡ−ＡＩ、Ｂ−Ｂ線にそっての断面！ｔ！！
！、き１咳 図と表面上のゲート酸化膜、４の斜視図を合わせて示し
た図である０図から明らかなように、ソース電極６の下
の高不純物濃度のｐウェル２１のほかにソース層３の４
隅にｐ“コーナ層２４が設けられ、Ｒｈを低減させる構
造となっている。
このような構造にした電力用ＭＯ３ＦＥＴを第７図に示
す試験回路で測定した０図で被試験ＭＯ３ＦＥＴＩＩに
は１００ μＨの誘導負荷１２を介して電！［１３によ
りＶｓｓ−５０Ｖの直流電圧が印加され、ゲート端子１
４にはＩＯＶの矩形波状のゲート電圧がゲート電極とソ
ース電極の間に供給される。第８図は、＆Ｉ８１に電流
プローブ１５によって図られた電流。
す試験回路で測定した０図で被試験ＭＯ３ＦＥＴＩＩに
は１００ μＨの誘導負荷１２を介して電！［１３によ
りＶｓｓ−５０Ｖの直流電圧が印加され、ゲート端子１
４にはＩＯＶの矩形波状のゲート電圧がゲート電極とソ
ース電極の間に供給される。第８図は、＆Ｉ８１に電流
プローブ１５によって図られた電流。
線８２は端子１６により測定されるドレイン・ソース間
電圧を示し、ＭＯ３ＦＥＴ１１のドレイン・ソース間に
流れる電流はゲート遮断により点８３で低下しはじめる
が、誘導負荷１２によりドレイン・ソース間電圧は上昇
する。しかし、本発明による構造によりアバランシェ電
圧に耐えることは！８２の水平部分が示し、それ以後電
圧は低下してＶｊ６に戻る。この試験により従来のＭＯ
ＳＦＥＴの１０倍もの耐量をもつ高破壊耐量の電力用Ｍ
Ｏ３ＦＥＴが得られたことを示す。
電圧を示し、ＭＯ３ＦＥＴ１１のドレイン・ソース間に
流れる電流はゲート遮断により点８３で低下しはじめる
が、誘導負荷１２によりドレイン・ソース間電圧は上昇
する。しかし、本発明による構造によりアバランシェ電
圧に耐えることは！８２の水平部分が示し、それ以後電
圧は低下してＶｊ６に戻る。この試験により従来のＭＯ
ＳＦＥＴの１０倍もの耐量をもつ高破壊耐量の電力用Ｍ
Ｏ３ＦＥＴが得られたことを示す。
さらに本発明の効果を高めるには、第９図に示すように
ｐウェル２１とｐベース層２２にソース層３と重なるｐ
ウェルより浅い別のｐ形高不純物濃度頌域２５を形成す
ることも有効である。
ｐウェル２１とｐベース層２２にソース層３と重なるｐ
ウェルより浅い別のｐ形高不純物濃度頌域２５を形成す
ることも有効である。
本発明は、複数の単位セルを集積したＭＯ３型半導体装
置をＬ負荷で使用する時に発生するスパイク電圧あるい
は高いｄｖ／ｄｔによるアバランシェ電流が方形ソース
層の４隅に集中し、それが破壊の原因になることに着目
して各ソース層の４隅にのみベース層と同一導電形の高
不純物濃度領域を形成することにより、各単位セル間の
破壊耐量の差を超越して高破壊耐量のＭＯ３型半導体装
置を得ることができた。
置をＬ負荷で使用する時に発生するスパイク電圧あるい
は高いｄｖ／ｄｔによるアバランシェ電流が方形ソース
層の４隅に集中し、それが破壊の原因になることに着目
して各ソース層の４隅にのみベース層と同一導電形の高
不純物濃度領域を形成することにより、各単位セル間の
破壊耐量の差を超越して高破壊耐量のＭＯ３型半導体装
置を得ることができた。
第１図（ａｌ、 （ｂ）、 （Ｃ１は本発明の一実施例
を示し、（５）は半導体基板のみの平面図、（ｂｌ、＋
８）はそれぞれ（ａｌのＡ−Ａ１１．Ｂ−Ｂｌに沿って
の断面図と基板上部構造の斜視図を併せ示した図、第２
図は従来の電力用ＭＯＳ Ｆ ＥＴの単位セルの断面図
、第３図は第２図のＭＯＳ Ｆ ＥＴの破壊現象の説明
図、第４図は二つの単位セル間の部分を示す断面図、第
５図は第４図に示したＬｇ、！、ＭＯＳ Ｆ ＥＴ（７
）Ｒ，。 ・Ａとの関係線図、第６図は単位セルでの破壊状態を示
す平面図、第７図は電力用ＭＯ３ＦＥＴの試験回路図、
第８図は第７図の回路での試験によって得られた電流お
よび電圧の線図、第９図は本発明の別の実施例を示す断
面図である。 １ニドレイン領域、２１：ｐ”ウェル、２２：ｐ−ベー
ス層、２４＋Ｐ”コーナ層、３【ソース層、４：ゲート
酸化膜、５：ゲート電極、６：ソース電極、
４）Ｌ３（ｐ） 喝Ｓ閃 蔦ε口 術ｑ図
を示し、（５）は半導体基板のみの平面図、（ｂｌ、＋
８）はそれぞれ（ａｌのＡ−Ａ１１．Ｂ−Ｂｌに沿って
の断面図と基板上部構造の斜視図を併せ示した図、第２
図は従来の電力用ＭＯＳ Ｆ ＥＴの単位セルの断面図
、第３図は第２図のＭＯＳ Ｆ ＥＴの破壊現象の説明
図、第４図は二つの単位セル間の部分を示す断面図、第
５図は第４図に示したＬｇ、！、ＭＯＳ Ｆ ＥＴ（７
）Ｒ，。 ・Ａとの関係線図、第６図は単位セルでの破壊状態を示
す平面図、第７図は電力用ＭＯ３ＦＥＴの試験回路図、
第８図は第７図の回路での試験によって得られた電流お
よび電圧の線図、第９図は本発明の別の実施例を示す断
面図である。 １ニドレイン領域、２１：ｐ”ウェル、２２：ｐ−ベー
ス層、２４＋Ｐ”コーナ層、３【ソース層、４：ゲート
酸化膜、５：ゲート電極、６：ソース電極、
４）Ｌ３（ｐ） 喝Ｓ閃 蔦ε口 術ｑ図
Claims (1)
- （１）第一導電形のドレイン領域の表面部に方形の第二
導電形のベース層を有し、そのベース層にはドレイン領
域との間にチャネル形成領域をはさむ方形の高不純物濃
度の第一導電形のソース層およびそのソース層のドレイ
ン領域より遠い側に高不純物濃度のベース層領域を有し
、前記チャネル形成領域上にはゲート絶縁膜を介しての
ゲート電極とそのゲート電極に絶縁され前記ソース層お
よび前記高不純物濃度のベース層領域に接触するソース
電極とを備えた単位セルの複数個が同一半導体基板に形
成されるものにおいて、ソース層の４隅の直下のベース
層にベース層と同一導電形で高不純物濃度の領域が設け
られたことを特徴とするＭＯＳ型半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63206107A JPH0254969A (ja) | 1988-08-19 | 1988-08-19 | Ｍｏｓ型半導体装置 |
| DE3924930A DE3924930C2 (de) | 1988-08-19 | 1989-07-27 | MOS Halbleitervorrichtung |
| FR898910970A FR2635613B1 (fr) | 1988-08-19 | 1989-08-17 | Dispositif a semiconducteurs mos |
| US07/396,556 US4969024A (en) | 1988-08-19 | 1989-08-21 | Metal-oxide-semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63206107A JPH0254969A (ja) | 1988-08-19 | 1988-08-19 | Ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0254969A true JPH0254969A (ja) | 1990-02-23 |
Family
ID=16517918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63206107A Pending JPH0254969A (ja) | 1988-08-19 | 1988-08-19 | Ｍｏｓ型半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4969024A (ja) |
| JP (1) | JPH0254969A (ja) |
| DE (1) | DE3924930C2 (ja) |
| FR (1) | FR2635613B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108281486A (zh) * | 2017-12-29 | 2018-07-13 | 江苏东晨电子科技有限公司 | 一种雪崩耐量增强型的vdmos器件结构及其制作方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05110085A (ja) * | 1991-10-14 | 1993-04-30 | Mitsubishi Electric Corp | 電界効果型半導体装置およびその製造方法 |
| EP0841702A1 (en) * | 1996-11-11 | 1998-05-13 | STMicroelectronics S.r.l. | Lateral or vertical DMOSFET with high breakdown voltage |
| JP4017826B2 (ja) | 1998-12-18 | 2007-12-05 | インフィネオン テクノロジース アクチエンゲゼルシャフト | 溝形のゲート電極を有する電界効果型トランジスタセルデバイス |
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| CN108281486B (zh) * | 2017-12-29 | 2021-04-02 | 江苏东晨电子科技有限公司 | 一种雪崩耐量增强型的vdmos器件结构及其制作方法 |
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| DE3924930C2 (de) | 1998-07-02 |
| FR2635613A1 (fr) | 1990-02-23 |
| FR2635613B1 (fr) | 1991-11-08 |
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