JPH047592B2 - - Google Patents
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- JPH047592B2 JPH047592B2 JP61179832A JP17983286A JPH047592B2 JP H047592 B2 JPH047592 B2 JP H047592B2 JP 61179832 A JP61179832 A JP 61179832A JP 17983286 A JP17983286 A JP 17983286A JP H047592 B2 JPH047592 B2 JP H047592B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- thyristor
- conductivity type
- main
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/40—Thyristors with turn-on by field effect
Landscapes
- Thyristors (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、１つの半導体基板に主サイリスタと
トリガ用の補助半導体素子とを形成した複合サイ
リスタに関するもので、特に大電流を小電力で制
御し、高dv／dt耐量を得るサイリスタに適用さ
れるものである。
トリガ用の補助半導体素子とを形成した複合サイ
リスタに関するもので、特に大電流を小電力で制
御し、高dv／dt耐量を得るサイリスタに適用さ
れるものである。
（従来の技術）
大電流のサイリスタにおいては、使用上十分な
dv／dt耐量を持たせるため短絡エミツタ構造と
することが多い。この場合ゲート電流は数10ｍＡ
以上となり、サイリスタの制御電源の小型化を容
易に行うことができない。
dv／dt耐量を持たせるため短絡エミツタ構造と
することが多い。この場合ゲート電流は数10ｍＡ
以上となり、サイリスタの制御電源の小型化を容
易に行うことができない。
この点に対し、補助サイリスタを設けることが
従来行われている。第３図は、このような主サイ
リスタと補助サイリスタとを１つの半導体基板に
並設した複合サイリスタの従来例の断面図であ
る。同図に示すように主サイリスタ８は、１つの
半導体基板３にN+エミツタ領域１、Ｐベース領
域２、N-ベース領域３及びＰエミツタ領域４を
積層したものである。N+エミツタ領域１は複数
のエミツタに分割され、Ｐベース領域２の一部は
基板主面に露出し、これ等はカソード電極５によ
つて互いに短絡されている。周知のようにこの短
絡エミツタ構造は主サイリスタ８のdv／dt耐量
を増加する。主サイリスタ８をターンオンするた
めのゲート電流は一般に数10ｍＡ以上となり、ゲ
ート電極６に接続される外部制御電源の容量も大
きなものが必要で、その小型化は容易でない。こ
の問題を改善するために補助サイリスタ９が並設
される。補助サイリスタ９は第３図に示すように
N+エミツタ領域1a、Ｐベース領域2a、N-ベース
領域3a及びＰエミツタ領域4aを積層したもので
ある。そのカソード電極５ａと主サイリスタのゲ
ート電極６とは外部配線で互いに接続されてい
る。
従来行われている。第３図は、このような主サイ
リスタと補助サイリスタとを１つの半導体基板に
並設した複合サイリスタの従来例の断面図であ
る。同図に示すように主サイリスタ８は、１つの
半導体基板３にN+エミツタ領域１、Ｐベース領
域２、N-ベース領域３及びＰエミツタ領域４を
積層したものである。N+エミツタ領域１は複数
のエミツタに分割され、Ｐベース領域２の一部は
基板主面に露出し、これ等はカソード電極５によ
つて互いに短絡されている。周知のようにこの短
絡エミツタ構造は主サイリスタ８のdv／dt耐量
を増加する。主サイリスタ８をターンオンするた
めのゲート電流は一般に数10ｍＡ以上となり、ゲ
ート電極６に接続される外部制御電源の容量も大
きなものが必要で、その小型化は容易でない。こ
の問題を改善するために補助サイリスタ９が並設
される。補助サイリスタ９は第３図に示すように
N+エミツタ領域1a、Ｐベース領域2a、N-ベース
領域3a及びＰエミツタ領域4aを積層したもので
ある。そのカソード電極５ａと主サイリスタのゲ
ート電極６とは外部配線で互いに接続されてい
る。
補助サイリスタのゲート電極６ａにゲートトリ
ガ信号を加え補助サイリスタをターンオンする
と、このオン電流が主サイリスタのゲート電流と
なり、主サイリスタがターンオンする。一般に補
助サイリスタのゲートトリガ電流は小さく、この
小さな電流によつて複合サイリスタをターンオン
することができる。従つて複合サイリスタの制御
電源は小電力のものでよく小型化が容易となる。
ガ信号を加え補助サイリスタをターンオンする
と、このオン電流が主サイリスタのゲート電流と
なり、主サイリスタがターンオンする。一般に補
助サイリスタのゲートトリガ電流は小さく、この
小さな電流によつて複合サイリスタをターンオン
することができる。従つて複合サイリスタの制御
電源は小電力のものでよく小型化が容易となる。
しかしながら補助サイリスタは、構造上主サイ
リスタと並列接続をした形となつている。従つて
この複合サイリスタのdv／dt耐量は、２つのサ
イリスタのdv／dt耐量の弱い方の素子即ち補助
サイリスタの耐量で決定されるので、低い値とな
る。
リスタと並列接続をした形となつている。従つて
この複合サイリスタのdv／dt耐量は、２つのサ
イリスタのdv／dt耐量の弱い方の素子即ち補助
サイリスタの耐量で決定されるので、低い値とな
る。
（発明が解決しようとする問題点）
前述のように、短絡エミツタ構造でない補助サ
イリスタは、ゲート感度が数μAないし数百μAと
高感度であり、主サイリスタのゲートトリガ電流
として数百ｍＡ程度流すことができるカソード面
積を有すれば良いので、小さな面積を主サイリス
タに付加すれば良い。これによりサイリスタのス
イツチングが容易となり、制御電源の小型化につ
いての問題点は改善される。
イリスタは、ゲート感度が数μAないし数百μAと
高感度であり、主サイリスタのゲートトリガ電流
として数百ｍＡ程度流すことができるカソード面
積を有すれば良いので、小さな面積を主サイリス
タに付加すれば良い。これによりサイリスタのス
イツチングが容易となり、制御電源の小型化につ
いての問題点は改善される。
しかし補助サイリスタは短絡エミツタ構造とな
つていないため、主サイリスタに比しdv／dt耐
量は低い。即ちこの複合サイリスタがオフ状態に
あるとき高電圧が印加されると、２つのサイリス
タにはそれぞれ変位電流が流れるが、補助サイリ
スタを流れる変位電流は、N+PN-層のトランジ
スタ作用により増幅されるので低いdv／dt値で
オンし易くなり、複合サイリスタのdv／dt耐量
を低下させる。つまり主回路は、補助サイリスタ
のdv／dt耐量に制約されたものとなり、汎用性
を持たせられなくなる。
つていないため、主サイリスタに比しdv／dt耐
量は低い。即ちこの複合サイリスタがオフ状態に
あるとき高電圧が印加されると、２つのサイリス
タにはそれぞれ変位電流が流れるが、補助サイリ
スタを流れる変位電流は、N+PN-層のトランジ
スタ作用により増幅されるので低いdv／dt値で
オンし易くなり、複合サイリスタのdv／dt耐量
を低下させる。つまり主回路は、補助サイリスタ
のdv／dt耐量に制約されたものとなり、汎用性
を持たせられなくなる。
本発明の目的は、小電力でスイツチングが可能
であるがdv／dt耐量が低いという従来の複合サ
イリスタの問題点を改善し、高ゲート感度である
と共に高いdv／dt耐量を有する複合サイリスタ
を提供することである。
であるがdv／dt耐量が低いという従来の複合サ
イリスタの問題点を改善し、高ゲート感度である
と共に高いdv／dt耐量を有する複合サイリスタ
を提供することである。
［発明の構成］
（問題点を解決するための手段と作用）
本発明の複合サイリスタは、主サイリスタと従
来の補助サイリスタにかえてバイポーラ型絶縁ゲ
ート電界効果トランジスタ（Insulated Gate
Bipolar Transister、IGBT）を１つの半導体基
板に並設したものである。IGBTの構造は、従来
の絶縁ゲート縦型電界効果トランジスタ（VD
MOS FET又はＶ MOS FET）の一導電型ド
レイン領域に接して反対導電型領域を付加積層し
たものであり、MOS FETの高速性及び高入力
インピーダンス特性と、バイポーラトランジスタ
の高伝導度特性を兼ね備えた新しい素子である。
主サイリスタのゲート電極とIGBTのソース電極
とは電極配線で接続され、IGBTのオン電流は主
サイリスタのゲート電流となる。又IGBTのdv／
dt耐量は大きく、オン電流も十分大きい。
来の補助サイリスタにかえてバイポーラ型絶縁ゲ
ート電界効果トランジスタ（Insulated Gate
Bipolar Transister、IGBT）を１つの半導体基
板に並設したものである。IGBTの構造は、従来
の絶縁ゲート縦型電界効果トランジスタ（VD
MOS FET又はＶ MOS FET）の一導電型ド
レイン領域に接して反対導電型領域を付加積層し
たものであり、MOS FETの高速性及び高入力
インピーダンス特性と、バイポーラトランジスタ
の高伝導度特性を兼ね備えた新しい素子である。
主サイリスタのゲート電極とIGBTのソース電極
とは電極配線で接続され、IGBTのオン電流は主
サイリスタのゲート電流となる。又IGBTのdv／
dt耐量は大きく、オン電流も十分大きい。
従つて主サイリスタとIGBTを並設した本発明
の複合サイリスタは、極めて僅かな制御電力で主
サイリスタをターンオンし且つ高いdv／dt耐量
が得られ前記問題点を解決できる。
の複合サイリスタは、極めて僅かな制御電力で主
サイリスタをターンオンし且つ高いdv／dt耐量
が得られ前記問題点を解決できる。
（実施例）
本発明の実施例について図面を参照して以下説
明する。第１図は本発明の複合サイリスタの断面
図で、１つの半導体基板１０に主サイリスタ２０
とバイポーラ型MOS FET（IGBT）３０とを並
設したものである。
明する。第１図は本発明の複合サイリスタの断面
図で、１つの半導体基板１０に主サイリスタ２０
とバイポーラ型MOS FET（IGBT）３０とを並
設したものである。
主サイリスタ２０は、基板１０の第１主面から
これと反対側の第２主面にわたり、主面に平行に
N+エミツタ領域２１、Ｐベース領域２２、N-ベ
ース領域２３及びＰエミツタ領域２４を積層した
ものである。N+エミツタ領域２１は複数個に分
割され、基板表面に露出したＰベース領域２２の
一部分とカソード電極２５により短絡され、いわ
ゆる短絡エミツタ構造となつている。
これと反対側の第２主面にわたり、主面に平行に
N+エミツタ領域２１、Ｐベース領域２２、N-ベ
ース領域２３及びＰエミツタ領域２４を積層した
ものである。N+エミツタ領域２１は複数個に分
割され、基板表面に露出したＰベース領域２２の
一部分とカソード電極２５により短絡され、いわ
ゆる短絡エミツタ構造となつている。
IGBT３０は、二重拡散絶縁ゲート縦型電界効
果トランジスタ（VD MOS FET）のN-ドレイ
ン領域３３に接してＰ型領域（以下便宜上Ｐドレ
イン領域という）３４を付加積層したものであ
る。このVD MOS FETは、基板の第１主面の
表面層に形成されるN+ソース領域３１及びＰボ
デイ領域（ベース領域とも呼ばれる）３２のチヤ
ネル形成部３２ａ、並びにＰボデイ領域３２に接
するN-ドレイン領域３３、ゲート酸化膜３５、
ゲート多結晶シリコン膜３６等から構成される。
果トランジスタ（VD MOS FET）のN-ドレイ
ン領域３３に接してＰ型領域（以下便宜上Ｐドレ
イン領域という）３４を付加積層したものであ
る。このVD MOS FETは、基板の第１主面の
表面層に形成されるN+ソース領域３１及びＰボ
デイ領域（ベース領域とも呼ばれる）３２のチヤ
ネル形成部３２ａ、並びにＰボデイ領域３２に接
するN-ドレイン領域３３、ゲート酸化膜３５、
ゲート多結晶シリコン膜３６等から構成される。
本実施例においては、IGBTのN-ドレイン領
域３３は主サイリスタのN-ベース領域２３の延
在した領域であり、IGBTのＰドレイン領域３４
は主サイリスタのＰエミツタ領域２４の延在した
領域である。又主サイリスタ２０のＰベース領域
（ゲート層部分）２２とIGBT３０のN+ソース領
域３１とは低抵抗の配線電極膜２６により互いに
電気接続され複合サイリスタを形成する。なお２
７は主サイリスタとIGBTとの共通の主電極膜
（アノード電極）、２５はカソード電極、３７は
IGBTのゲート電極、２８は熱酸化膜、２９は
CVD絶縁膜である。
域３３は主サイリスタのN-ベース領域２３の延
在した領域であり、IGBTのＰドレイン領域３４
は主サイリスタのＰエミツタ領域２４の延在した
領域である。又主サイリスタ２０のＰベース領域
（ゲート層部分）２２とIGBT３０のN+ソース領
域３１とは低抵抗の配線電極膜２６により互いに
電気接続され複合サイリスタを形成する。なお２
７は主サイリスタとIGBTとの共通の主電極膜
（アノード電極）、２５はカソード電極、３７は
IGBTのゲート電極、２８は熱酸化膜、２９は
CVD絶縁膜である。
次にこの複合サイリスタの動作について説明す
る。主サイリスタは公知のもので、dv／dt耐量
を大きくするため短絡エミツタ構造となつてい
る。IGBT３０の動作の概要は次の通りである。
ゲート電極３７に正の電極を印加すると、ゲート
電極下のチヤネル形成部３２ａは反転層となり、
Ｎチヤネルを形成する。N+ソース領域３１から
反転層３２ａを経てN-ドレイン領域３３に多数
キヤリア（電子）が流入し、IGBTはターンオン
する。この点はVD MOS FETと同様であるが、
IGBTにおいてはN-ドレイン領域３３に多数キ
ヤリアが流入すると、N-ドレイン領域３３とＰ
ドレイン領域３４との間のPN接合がより順バイ
アス状態となり、Ｐドレイン領域からN-ドレイ
ン領域へ少数キヤリア（正孔）が注入される。即
ちN-ドレイン領域３３には、ソース領域より電
子が、Ｐドレイン領域より正孔がそれぞれ注入さ
れ、これら過剰に注入されたキヤリアによりN-
ドレイン領域３３の抵抗は著しく低減される。こ
のため従来のVD MOS FETを高耐圧化しよう
としたとき、大きな障害であつたドレイン領域中
での大きな抵抗成分の存在が解消される。即ち
IGBTは、高耐圧で、大電流を僅かなゲート電力
でスイツチできて、しかもオン電圧は小さく、
dv／dt耐量も大きい新しい素子である。なお
IGBTのターンオフ動作は、VD MOS FETと同
様、ゲート電極に印加していた電圧をしきい値電
圧以下に低下させて行なう。
る。主サイリスタは公知のもので、dv／dt耐量
を大きくするため短絡エミツタ構造となつてい
る。IGBT３０の動作の概要は次の通りである。
ゲート電極３７に正の電極を印加すると、ゲート
電極下のチヤネル形成部３２ａは反転層となり、
Ｎチヤネルを形成する。N+ソース領域３１から
反転層３２ａを経てN-ドレイン領域３３に多数
キヤリア（電子）が流入し、IGBTはターンオン
する。この点はVD MOS FETと同様であるが、
IGBTにおいてはN-ドレイン領域３３に多数キ
ヤリアが流入すると、N-ドレイン領域３３とＰ
ドレイン領域３４との間のPN接合がより順バイ
アス状態となり、Ｐドレイン領域からN-ドレイ
ン領域へ少数キヤリア（正孔）が注入される。即
ちN-ドレイン領域３３には、ソース領域より電
子が、Ｐドレイン領域より正孔がそれぞれ注入さ
れ、これら過剰に注入されたキヤリアによりN-
ドレイン領域３３の抵抗は著しく低減される。こ
のため従来のVD MOS FETを高耐圧化しよう
としたとき、大きな障害であつたドレイン領域中
での大きな抵抗成分の存在が解消される。即ち
IGBTは、高耐圧で、大電流を僅かなゲート電力
でスイツチできて、しかもオン電圧は小さく、
dv／dt耐量も大きい新しい素子である。なお
IGBTのターンオフ動作は、VD MOS FETと同
様、ゲート電極に印加していた電圧をしきい値電
圧以下に低下させて行なう。
この複合サイリスタにおいては、主サイリスタ
２０のゲート電流はIGBT３０のオン電流にほぼ
等しくなるので、主サイリスタの電流は、IGBT
の僅かなゲート電力で制御できると共にdv／dt
耐量も大きくなり従来の問題点を解決できる。ま
たこの複合サイリスタでは、主サイリスタを通常
のパイボーラ型としておけば、大電流用途の場合
でもサイリスタ単体構造とIGBT部のチツプ面積
で十分であり、IGBT部も数百ｍＡ程度の電流が
得られる程度の小面積で済む。また耐圧は主サイ
リスタのN-ベース領域を30μｍ以上深くでき、外
側に配置した場合には600V程度の耐圧を得るこ
とは容易である。
２０のゲート電流はIGBT３０のオン電流にほぼ
等しくなるので、主サイリスタの電流は、IGBT
の僅かなゲート電力で制御できると共にdv／dt
耐量も大きくなり従来の問題点を解決できる。ま
たこの複合サイリスタでは、主サイリスタを通常
のパイボーラ型としておけば、大電流用途の場合
でもサイリスタ単体構造とIGBT部のチツプ面積
で十分であり、IGBT部も数百ｍＡ程度の電流が
得られる程度の小面積で済む。また耐圧は主サイ
リスタのN-ベース領域を30μｍ以上深くでき、外
側に配置した場合には600V程度の耐圧を得るこ
とは容易である。
次に、本発明の複合サイリスタの製造方法の概
要を説明する。第２図ａ〜ｈはこの製造工程を示
す断面図である。同図ａに示すように、まずN-
基板１０を準備し、基板の両主面に酸化膜２８ａ
を形成、所定のサイズにパターン付けする。次に
同図ｂに示すように素子分離用P+拡散層４０を
作り、主サイリスタのＰエミツタ領域２４及び
IGBTのＰドレイン領域３４を形成する。次に同
図ｃに示すように主サイリスタのＰベース領域２
２（ゲート層部分を含む）及びIGBTのＰボデイ
領域３２を互いに分離してそれぞれN-ベース領
域２３及びN-ドレイン領域３３内に拡散形成す
る。次に同図ｄに示すようにＰベース層２２内に
不純物を選択拡散し、複数に分割されるN+エミ
ツタ領域２１を形成する。次に同図ｅに示すよう
に酸化膜２８ａを除去し、新しく熱酸化膜２８、
ゲート絶縁膜３５及びゲート多結晶シリコン膜３
６を形成し、IGBTのMOSゲート部を作る。
要を説明する。第２図ａ〜ｈはこの製造工程を示
す断面図である。同図ａに示すように、まずN-
基板１０を準備し、基板の両主面に酸化膜２８ａ
を形成、所定のサイズにパターン付けする。次に
同図ｂに示すように素子分離用P+拡散層４０を
作り、主サイリスタのＰエミツタ領域２４及び
IGBTのＰドレイン領域３４を形成する。次に同
図ｃに示すように主サイリスタのＰベース領域２
２（ゲート層部分を含む）及びIGBTのＰボデイ
領域３２を互いに分離してそれぞれN-ベース領
域２３及びN-ドレイン領域３３内に拡散形成す
る。次に同図ｄに示すようにＰベース層２２内に
不純物を選択拡散し、複数に分割されるN+エミ
ツタ領域２１を形成する。次に同図ｅに示すよう
に酸化膜２８ａを除去し、新しく熱酸化膜２８、
ゲート絶縁膜３５及びゲート多結晶シリコン膜３
６を形成し、IGBTのMOSゲート部を作る。
これをマスクとしてP+ボデイ領域３２ｂを拡
散形成する。次に同図ｆに示すように同じマスク
を用いてN+ソース領域３１を拡散形成し、チヤ
ネル形成部３２ａのチヤネル長を決める。次に同
図ｇに示すようにパツシベーシヨン膜２９
（CVD膜）形成後、主サイリスタのカソード電極
２５、配線電極膜２６及びIGBTのゲート電極３
７を形成する。次に同図ｈに示すように主サイリ
スタのアノード電極とIGBTのドレイン電極を兼
ねる主電極２７を形成し第１図に示す複合サイリ
スタが得られる。
散形成する。次に同図ｆに示すように同じマスク
を用いてN+ソース領域３１を拡散形成し、チヤ
ネル形成部３２ａのチヤネル長を決める。次に同
図ｇに示すようにパツシベーシヨン膜２９
（CVD膜）形成後、主サイリスタのカソード電極
２５、配線電極膜２６及びIGBTのゲート電極３
７を形成する。次に同図ｈに示すように主サイリ
スタのアノード電極とIGBTのドレイン電極を兼
ねる主電極２７を形成し第１図に示す複合サイリ
スタが得られる。
以上本実施例においては、望ましい実施態様の
複合サイリスタについて述べたが、本発明は１つ
の半導体基板に主サイリスタとIGBTとを並設し
た複合サイリスタであつて、例えば１つの半導体
基板として、２つの半導体基板を張り合わせた１
つの複合半導体基板を使用することもできるし、
並設の態様も本実施例に限定されない。又半導体
の導電型もＮ型とＰ型を入れ替えても本発明は適
用できる。
複合サイリスタについて述べたが、本発明は１つ
の半導体基板に主サイリスタとIGBTとを並設し
た複合サイリスタであつて、例えば１つの半導体
基板として、２つの半導体基板を張り合わせた１
つの複合半導体基板を使用することもできるし、
並設の態様も本実施例に限定されない。又半導体
の導電型もＮ型とＰ型を入れ替えても本発明は適
用できる。
［発明の効果］
サイリスタの高dv／dt耐量、高感度化は、制
御電源の小型化、主回路の簡略化に必要な要求事
項である。１つの方法として高感度な補助サイリ
スタを主サイリスタと並列に接続した複合サイリ
スタが考えられているが、この場合にはdv／dt
耐量は補助サイリスタの耐量に支配されてしまう
ため、補助サイリスタの高dv／dt耐量化を計る
必要がある。
御電源の小型化、主回路の簡略化に必要な要求事
項である。１つの方法として高感度な補助サイリ
スタを主サイリスタと並列に接続した複合サイリ
スタが考えられているが、この場合にはdv／dt
耐量は補助サイリスタの耐量に支配されてしまう
ため、補助サイリスタの高dv／dt耐量化を計る
必要がある。
本発明の複合サイリスタは、この点に注目し
て、ゲートオフ時にdv／dt耐量が高く保て、僅
かなゲート電力で主サイリスタのトリガ用電流程
度を容易に流すことのできる新しいバイポーラ型
MOSFETを補助サイリスタの代わりとして形成
したものである。従つて、本発明の複合サイリス
タは、高ゲート感度であると共に高いdv／dt耐
量を有する。これにより、例えば数Ｖ程度の出力
電圧が得られるICにより簡単に制御が可能で、
またチツプサイズも前記のように小面積ですみ、
回路の小型化、簡略化が可能となる。
て、ゲートオフ時にdv／dt耐量が高く保て、僅
かなゲート電力で主サイリスタのトリガ用電流程
度を容易に流すことのできる新しいバイポーラ型
MOSFETを補助サイリスタの代わりとして形成
したものである。従つて、本発明の複合サイリス
タは、高ゲート感度であると共に高いdv／dt耐
量を有する。これにより、例えば数Ｖ程度の出力
電圧が得られるICにより簡単に制御が可能で、
またチツプサイズも前記のように小面積ですみ、
回路の小型化、簡略化が可能となる。
第１図は本発明の複合サイリスタの断面図、第
２図は本発明の複合サイリスタの製造工程を示す
断面図、第３図は従来の複合サイリスタの断面図
である。 １０……半導体基板、２０……主サイリスタ、
２１……一導電型エミツタ領域（N+エミツタ領
域）、２２……反対導電型ベース領域（Ｐベース
領域）、２３……一導電型ベース領域（N-ベース
領域）、２４……反対導電型エミツタ領域（Ｐエ
ミツタ領域）、３０……バイポーラ型絶縁ゲート
電界効果トランジスタ（バイポーラ型MOS
FET又はIGBT）、３１……一導電型ソース領域
（N+ソース領域）、３２……反対導電型ボデイ領
域（Ｐボデイ領域）、３２ａ……チヤネル形成部、
３３……一導電型ドレイン領域（N-ドレイン領
域）、３４……付加積層する反対導電型領域（Ｐ
ドレイン領域）。
２図は本発明の複合サイリスタの製造工程を示す
断面図、第３図は従来の複合サイリスタの断面図
である。 １０……半導体基板、２０……主サイリスタ、
２１……一導電型エミツタ領域（N+エミツタ領
域）、２２……反対導電型ベース領域（Ｐベース
領域）、２３……一導電型ベース領域（N-ベース
領域）、２４……反対導電型エミツタ領域（Ｐエ
ミツタ領域）、３０……バイポーラ型絶縁ゲート
電界効果トランジスタ（バイポーラ型MOS
FET又はIGBT）、３１……一導電型ソース領域
（N+ソース領域）、３２……反対導電型ボデイ領
域（Ｐボデイ領域）、３２ａ……チヤネル形成部、
３３……一導電型ドレイン領域（N-ドレイン領
域）、３４……付加積層する反対導電型領域（Ｐ
ドレイン領域）。
Claims (1)
- 【特許請求の範囲】 １ １つの半導体基板に (a) 該基板の第１主面からこれと反対側の第２主
面にわたり、主面に平行に一導電型エミツタ領
域、反対導電型ベース領域、一導電型ベース領
域及び反対導電型エミツタ領域をこの順序に積
層して成る主サイリスタと、 (b) 該基板の第１主面の表面層に一導電型ソース
領域及び反対導電型ボデイ領域のチヤネル形成
部を設け、このボデイ領域に接して一導電型の
ドレイン領域を形成して成る絶縁ゲート縦型電
界効果トランジスタの前記ドレイン領域に接し
て反対導電型領域を付加積層して成るバイポー
ラ型絶縁ゲート電界効果トランジスタと を並設したことを特徴とする複合サイリスタ。 ２ 前記ドレイン領域は主サイリスタの一導電型
ベース領域から延在する領域であり、付加積層す
る反対導電型領域は主サイリスタの反対導電型エ
ミツタ領域から延在する領域である特許請求の範
囲第１項記載の複合サイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61179832A JPS6336568A (ja) | 1986-07-30 | 1986-07-30 | 複合サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61179832A JPS6336568A (ja) | 1986-07-30 | 1986-07-30 | 複合サイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6336568A JPS6336568A (ja) | 1988-02-17 |
| JPH047592B2 true JPH047592B2 (ja) | 1992-02-12 |
Family
ID=16072675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61179832A Granted JPS6336568A (ja) | 1986-07-30 | 1986-07-30 | 複合サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6336568A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5016721A (en) * | 1987-10-09 | 1991-05-21 | Hitachi Construction Machinery Co., Ltd. | Full-turn type working machine |
| JPH076217B2 (ja) * | 1987-10-09 | 1995-01-30 | 日立建機株式会社 | 全旋回式作業機 |
| DE4240027A1 (de) * | 1992-11-28 | 1994-06-01 | Asea Brown Boveri | MOS-gesteuerte Diode |
| FR2788166B1 (fr) * | 1998-12-31 | 2001-03-09 | St Microelectronics Sa | Interrupteur de puissance a di/dt controle |
| US6326648B1 (en) | 1999-12-20 | 2001-12-04 | Stmicroelectronics S.A. | Power switch with a controlled DI/DT |
-
1986
- 1986-07-30 JP JP61179832A patent/JPS6336568A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6336568A (ja) | 1988-02-17 |
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