JPH0255420A

JPH0255420A - スタンダードセルおよびスタンダードセル型集積回路

Info

Publication number: JPH0255420A
Application number: JP63205688A
Authority: JP
Inventors: Hiroyuki Watanabe; 博之渡邉; Tsuneaki Kudo; 恒昭工藤
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1988-08-20
Filing date: 1988-08-20
Publication date: 1990-02-23
Also published as: JPH05892B2; EP0355770B1; KR920005861B1; EP0355770A2; KR900004003A; EP0355770A3; DE68927926D1; DE68927926T2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明はスタンダードセル、および複数のスタンダード
セルを用いそれらの間に配線を施すことによって作製さ
れるスタンダードセル型集積回路に関し、特にスタンダ
ードセル本来の機能の他に遅延機能を具備したスタンダ
ードセル、この遅延機能を具備したスタンダードセルを
用いて作製され信号遅延よる誤動作を生じることのない
スタンダードセル型集積回路およびこのスタンダードセ
ル型集積回路の段目方法に関する。

（従来の技術）従来、ＡＮＤ、ＯＲ等のゲートやフリップフロップ、セ
レクタ等の基本的機能を有する各種のセルをスタンダー
ドセルとしてライブラリーに登録し、これを用いて所定
の機能を有する集積回路を設計するスタンダードセル方
式が知られており、チップ上への多数のスタンダードセ
ルの配置およびそれらの間の配線の決定は通常、後述の
ようにコンピュータを用いてなされる。

このスタンダードセル方式によって設計・作製されるス
タンダードセル型集積回路は、ゲートアレイに比べて設
バ１自由度が高い、チップ面積を小さくできる、製造コ
ストをＦげることができる、多様なシステム機能をチッ
プ上に実現することができる等の多くのすぐれた特徴を
有している。しかし、一方従来のスタンダードセル型集
積回路はゲートアレイに社べて開発期間が長いという短
所をも合わせ持っている。

このようなスタンダードセル型集積回路において、各ス
タンダードセル（以下、適宜セルと略す）は第１１図に
示されるようにほぼ一定の高さを有して行をなすように
配置され、その幅は可変とされる。

第１１図においてセルの行の間の領域は配線のための領
域である。各セルの上辺および下辺もしくはセル中には
各信号入出力端子があり、これらの端子間を一配線領域
において結線することによりしかしながらこのような従
来のスタンダードセル型集積回路においては次に述べる
ような問題がある。

すなわち、複数のスタンダードセルの組合せで目的とす
る集積回路を作製した場合、回路図上の論理設剖自体に
誤りがなくても、実際の集積回路においては各ゲートや
信号線で信号伝達遅延が生じ、誤動作を生じてしまうこ
とが多い。

従来、このような信号伝達遅延による誤動作の発生を防
ぐために集積回路中の信号遅延が問題となる箇所に適宜
遅延回路を挿入し、他の部分で生じる信号伝達の遅延を
補償し信号伝達のタイミングを合わせることが行われて
いる。

この従来技術を以下図を参照して説明する。

第６図はフリップ７０ツブ１および２を直列に接続して
構成したシフトレジスタの一部を示す。

第７図にこの第６図に示される回路が理想的に動作した
場合の第６図の回路内各信号のタイミングチャートを示
す。しかし実際には例えば第６図のクロック信号伝達用
のクロック配線３においてクロック信号の伝達遅延が生
じ第８図に示すように、フリップフロップ１に入力する
クロック信号ＣＫ１に比べ、フリップフロップ２に入力
するクロック信号ＯＫ２が遅延し、いずれもフリップフ
ロップ２のデータ出力信号、すなわち端子Ｑ２からの信
号を示す第８図の符＠Ｑ２をイｑして示されるタイミン
グチャートと第７図の符号Ｑ２を付して示されるタイミ
ングチャートとを比べれば明らかなように誤動作を生じ
る場合がある。

この信号遅延による誤動作を回避するため従来第９図に
示すようにノリツブフロップ１の出力端子Ｑ１とフリッ
プノロツブ２の入力端子Ｄ２との間に遅延回路４を挿入
することが行われている。

このように構成することにより、クロック信号伝達用配
線３におけるクロック信号の伝達遅延が補償され、第１
０図に示されるＪ：うに回路はシフトレジスタとしての
所期の動作を示す。

従来実際の集積回路内で生じる信号遅延を補償するため
の遅延回路の集積回路内挿入の方法として、遅延機能の
みを有するセルをライブラリに登録し、必要な箇所にこ
のセルを挿入するという方法が用いられている。

従来技術により第９図の回路を実現した場合の構成を第
１１図に示す。この図において遅延機能スタンダードセ
ル５が第９図の遅延回路４に相当するものである。また
、同図においてスタンダードセル６および７はそれぞれ
第９図のフリップフロップ１および２に相当する。

第１２図および第１３図にそれぞれセル５および６の回
路構成を示す。

スタンダードセル型集積回路作製において、所定の機能
を示す集積回路図にもとずき実際のチップ上での各スタ
ンダードセルの配置およびそれらの間の配線の決定は通
常チップ面積あるいは総配線長の低減化、人手の省略を
目標として、コンピュータを用いて、すなわちいわゆる
ＣＡＤ法にて行われる。

また、従来、集積回路作製の後行われる機能試験を容易
に行うことができるように所定の構成を持たせて集積回
路を作製することが行われている。

この趣旨にて作製される試験容易化集積回路の構成方法
およびそれに対応する試験方法としては既に各種のもの
が知られている。例えばシリアルスキャン方式、１３３
　［）　（１ｅｖｅｌ　５ｅｎｓ＋ｔ＋ｖｅ　ｓｃａｎ
ｄｅｓｉｇｎ　）方等がある。

（発明が解決しようとする課題）しかしながらこのような従来技術には次のような問題が
ある。

すなわち、遅延機能自体に１つのセルを割り当て、ライ
ブラリに登録しこのセルを用いて信号遅延の補償を行う
場合、コンピュータを用いたセルの配置配線後のレイア
ウトは、例えば第１１図に示される態様ものどなり、ノ
リツブフロップセル６から遅延セル５を通ってノリツブ
フロップセルフに達する配線の長さは遅延セル５の位置
によって異なるが、遅延セル５の位置はコンピュータを
用いたセルの自動配置実行以前は未確定であるから、遅
延セルの使用の効果は未確定であるに止まるだけでなく
、一般に遅延セルとして新たにセルを導入することは、
却って前記の意味でのその位置不確定性を通じて配線長
、したがって信号遅延の不確定性の増大を来すものであ
る。

また、集積回路の誤動作には至らずとも、例えば正確な
遅延補償がなされず遅延セルによる遅延時間が長すぎた
場合には、集積回路の最高動作周波数を低くしてしまう
結果となる。さらに、独立の遅延セルを用いる従来技術
の方法には、その分チップ面積を大きくしてしまうとい
う問題がある。

また、試験容易化集積回路に対する機能試験時において
も、前）ホした問題、すなわちゲートもしくは配線にお
ける信号遅延による誤動作が生じ得るのであって、この
場合所期の機能試験は行われ得ないことになる。

この点を図を用いて説明する。第１４図にシリアルスキ
ャン方式にもとずく試験容易化スタンダードセル型集積
回路の一部分を示す。第１４図に示されるのは、ノリツ
ブフロップスタンダードセル８および９、組み合わせ論
理回路１０を含む部分である。フリップフロップスタン
ダードセル８および９はそれぞれ機能試験時スキャン信
号を入ノＪするための端子Ｓ１およびＳ２を有している
。

スタンダードセル８の出力信号は一方で組み合わせ論理
回路１０を介しスタンダードセル９の入力端子Ｄ２に、
他方で直接スタンダードセル９のスキャン信号入力端子
Ｓ２に入力される。

スタンダードセル８および９はシフトレジスタを構成す
るが、このように集積回路内ノリツブフロップ間を接続
することにより機能試験時メタンダートセル８および９
等集積回路内各フリツプフップの内容・状態を外部へ読
み出し、もしくは書き込み得ることとなる。

しかしながら、第１４図に示される構成において、試験
時にはセル８の出力端子Ｑ１からセル９の入力端子Ｓ２
へ組み合わせ論理回路１０を通らずに信号が伝播するた
め、このＱｌから８２までの経路で生じる信号遅延時間
がセル８のクロック信号入力用端子ＣＫ１とセル９のク
ロック信号入力用端子ＣＫ２との間で生じるクロック信
号の遅延よりも短くなると、誤動作を招ぎしたがって正
当な機能試験の行われなくなる場合がある。

また、前）ホしたようにセル８および９間のクロック信
号伝達遅延によりやはり誤動作の生じる場合がある。

本発明はこのような従来技術における問題を解決するた
めになされたものであり、セル本来の所定の機能を有す
る回路手段の他に信号遅延機能を有する回路手段を具備
するスタンダードセル、このスタンダードセルを用いて
作製され、容易かつ正確に遅延補償を行うことが可能な
スタンダードセル型集積回路ｄ３よびこのスタンダード
セル型集積回路の設計方法を提供することを目的とする
。

［発明の構成１（課題を解決するための手段）本発明のスタンダードセルは、当該スタンダードセルを
特徴ずＥブる所定の機能を有する回路手段と、例えばコ
ンデンサと抵抗とを有して構成され、回路図上当該スタ
ンダードセルを特徴ずける所定の機能を有する回路手段
に対して、当該スタンダードセルの入力側もしくは出力
側に設置され入ノｊ信号の変化による出力信号の変化を
所定時間遅らせて伝達する信号遅延回路手段を具備する
。

さらに例えば、前記信号遅延回路手段をスタンダードセ
ル内電源線の下に配置することによって当該スタンダー
ドセルを、当該スタンダードセルを特徴ずける所定の機
能を有する回路手段のみを具備するスタンダードセルと
同じセル幅を有し、あるいは／および端子位置を有する
ように構成する。

スタンダードセル型集積回路上各スタンダードセルの配
置およびスタンダードセル間配線を自動的に決定するた
め、回路図から推測される仮の配線長にもとずき信号遅
延処理の必要な箇所を判定しその箇所のスタンダードセ
ルを前記本発明のスタンダードセルに置き換えるコンピ
ュータを用いた設計手法を用いる。

あるいはまた、各スタンダードセルの配置およびスタン
ダードセル間配線態様を自動的に決定して得られる実際
の集積回路に対するパターンによるシミュレーション、
もしくは実際の集積回路の動作から信号遅延処理の必要
な箇所を割り出し、その箇所のスタンダードセルを前記
本発明のスタンダードセルに置き換える。

（作用）上記のような構成を有する本発明の遅延機能を有するス
タンダードセルを用いてスタンダードセル型集積回路を
作製する場合、回路図にもとずき、信号伝達遅延に対す
る補償を従来技術に比しより正確に行い、スタンダード
セル型集積回路の開発期間の短縮化を達成することがで
きる。

また、遅延機能を具備するスタンダードセルとして、遅
延機能具備後もセル幅および／または端子位置に変化が
ないように構成したものを用いれば、上記の場合に比べ
て一層のスタンダードセル型集積回路の開発の合理化が
なされる。

（実施例）以下本発明の実施例について図面を用いて説明する。

第１図に本発明の実施例のスタンダードセル１１の回路
構成を示す。本実施例のスタンダードセル１１（以後適
宜セル１１と略す）は第１図に示されるように、その内
部に遅延回路１２およびセル１１の本来の機能を荷う部
分であるフリップフロップ回路１３を具備している。

この遅延回路１２は抵抗Ｒ１コンデンサＣおよび２つの
インバータ１４．１５とを有するものであり、その入力
はセル１１の入力端子りを通じて外部からなされ、また
その出力はセル１１内に具備されるフリップフロップ回
路１３へと供給される。

すなわち、遅延回路１２は入力端子りに入力される信号
を、遅延回路１２の時定数ＣＲに相当する時間だけ遅ら
せてノリツブフロップ回路１３に伝達する機能を有する
。

第２図に第１図のスタンダードセル１１を用いて本発明
の実施例のスタンダードセル型集積回路を作製する場合
の自動配置配線の第１図のセル１１を含む部分について
の態様を示す。

この場合、図において下のセル行内のスタンダドセル１
６が第９図のノリツブフロップ１に相当し、上のセル行
のスタンダードセル１１が同図の７リツプフロツプ２お
よび遅延回路４に相当するわけであるが、セル１６から
セル１１までの配線態様は、この２つのスタンダードセ
ル１６および１１の相対的位置関係のみで定まるので同
じく第９図の回路に対応する第１１図に関して述べられ
た従来技術の場合に比べ自動配置配線前の仮の配線長に
対する見積りが正確に行える。これにより配線路内にお
ける遅延時間をより正確に見積ることができるので、配
線路における遅延を容易かつ的確に補償し、集積回路が
所定の機能を果し得るようにすることができる。

ここで、第３図を参照し本実施例のスタンダドセル型集
積回路作製法について述べこの点をより詳細に説明する
。

すなわち、まず工程■に′て所定の機能を果すように回
路図が作製される。このとぎ、場合によっては各ゲー１
〜における遅延時間の発生を考慮して第１図に示される
ように遅延回路を内蔵したスタンダードセルの使用が仮
定される。これは的確になされた場合、全体として集積
回路開発に要する時間の短縮をもたらすものである。

次に、工程■にて設３１された回路が所定の論理機能を
有するかどうかに関するシミュレーションが工程■にて
行われる。このとき、ゲートあるいは配線による遅延は
考慮されない。

次に、この工程■にお（プるシミュレーション結果にお
いて、設計された回路が所定の論理機能を果すことが確
かめられれば、■程■に移り、ゲトでの遅延と配線での
遅延を考慮したシミュレーションが行われる。このとき
は、配線長どしては、回路図にもとずく仮の配線長が用
いられる。

この工程■におけるシミュレーション結果に対し、分岐
■において集積回路が所定の機能を果すためには新たな
遅延補償が必要とされ、あるいはすでに工程■の段階で
遅延補償が仮定的に組み入れられている場合であってそ
れが不必要と判断される場合には、工程■においてそれ
ぞれ遅延回路を具備しないセルから遅延回路を具備する
本発明のセルへの変更あるいはその逆の変更がなされ遅
延の調整がなされる。このような変更のなされた回路に
ついて新たに工程■のシミュレーションが行われ、その
結果が再び分岐■にて判断される。

この工程■ないし■が必要回数くり返された後、分岐■
にて肯定的に判断された場合、この段階の回路図にもと
ずき、■程■にて集積回路のパターンの作製が行われる
。

工程■のパターン作製は、集積回路チップ面積が最小と
なるように各セルの配置およびそれらの間の配線態様の
決定を行うものであり、コンピュータを用いて、すなわ
ちＣＡＤによって行われる。

次に工程■で作製されたパターンにもとずき工程■にて
回路動作のシミュレーションが行われる。

このときは、■程■で作製されたパターンは実際の集積
回路に直接相当するものであり、その実配線長を与える
ものであるから、回路の実配線長にもとずくシミュレー
ションが行われる。

このシミュレーション結果が分岐■にて回路が所定の機
能を果すかどうか判断されるが、この分岐■において、
前の二［程■でのシミュレーションは仮の配線長にもと
ずくものであったから、改めて回路が所定の機能を果さ
ないと判定される場合もあるのであり、その場合は改め
て、工程■にて遅延調整を行うこととなる。この遅延調
整は遅延回路を具備しないセルから具備する本発明のセ
ルへの変更、あるいはその逆の変更をともなうが、両種
のセルの幅あるいは端子位置は通常具なるから既に工程
■で得られているパターンは使えないこととなり、した
がってその場合工程■に戻る必要が生じる。

必要な遅延調整を行い、分岐■で肯定的結果が得られれ
ば、その段階で得られたパターンにより、■程■にてフ
ォトリソグラフィー用のマスクの作製が行われる。この
マスク作製は従来の公知の技術を用いて行われる。

次に、得られたマスクを用い従来公知のフォトリソグラ
フィー技術により工程０にて本実施例のスタンダードセ
ル型集積回路チップの作製が行われる。

本実施例にあっては、遅延回路内蔵のセルを用いるので
、従来技術におけるように遅延機能を有するセルを別に
設ける場合よりもセルの数が減少し、パターンの作製を
行うまで未確定である配線長の未確定性が小さくなり、
それは工程■で否定的判断がなされ、新たな遅延調整を
行い、パターンを作製し直すという無駄な工程を回避で
きることを意味する。

すなわち、第３図に示される回路図作製以後製品完成ま
でのスタンダードセル型集積回路製造工程の流れにおい
て、仮の配線長にもとずく工程■でのシミュレーション
結果と実配線長にもとずく工程■でのシミュレーション
結果との不一致により、分岐■において、その時のパタ
ーンに対応する実際の配置配線においては集積回路は指
定の機能を果し得ないと判断され、遅延回路を具備しな
いセルから遅延回路を具備するセルに置き換えること等
の遅延の調整を行い、再び工程■に戻らな（プればなら
ない危険性が大きく減少する。

また、第１図に示されるような遅延回路を具備したセル
を用いることにより従来技術のように遅延機能を有する
セルを別個独立に設【プる場合よりもその上を配線が通
ることのできない端子の数が２つ減少するので、それだ
（プ集積回路チップ面積を減少させることができる。

また、本実施例で用いる遅延回路を内蔵したスタンダー
ドセルとしては第１図に示される態様のものに限ること
はなく、例えばセルの出力端子側に遅延回路を内蔵して
設りてもよく、あるいは入力端子側おにび出力端子側の
両方に設けてもよい。

第４図に、本発明の他の実施例のスタンダードセル１７
の回路構成を示す。

すなわち、第４図に示されるようにスタンダードセル１
７はフリップフロップ回路１８と遅延回路１９とを有し
、第１図のセル１１と全く同一の論理的機能を有するも
のであるが、用いられているインバータの総数が異なる
。すなわち、セル１７においてはセル１１内の直列に接
続された２つのインバータ１５および２０が省かれた回
路構造を有している。

遅延回路１９の入力はインバータ２１を介して負論理で
なされており、この出力は正論理でなされているのであ
り、フリップフロップ回路１８の遅延回路１つからの入
力は第１図内ノリツブフロップ回路１３の構成と対比す
れば明らかなように、正論理でなされており、その出力
はインバータ２２を介し負論理でなされている。

このように、遅延回路をスタンダードセル内に具備させ
るに当って、遅延回路と当該スタンダードセルを特徴ず
ける機能を有する回路との間に、＝２３２つのインバータが直列に形成される場合には、この２
つのインバータは論理機能上全等の支障なく取り除いて
構成することかできる。

このように、１つのセル内に遅延回路を具備させるに当
って、単に遅延回路をそのまま組込むのではなく、省い
ても論理機能上全く変りがない素子が生じた場合はぞれ
を省くことによって、セルの幅および面積を減少させる
ことかできる。

すなわら、今の場合、セル１７の面積はフリップフロッ
プ機能をもつセルの面積すなわち、第１３図のセル６の
面積と遅延機能をもつセルの面積、すなわち第１２図の
セル５の面積とを合わせたものよりも小さなものとなる
。このように構成された遅延機能を具備するセルを用い
れば、第１図に示される構成を有するセルを用いた場合
よりもスタンダードセル型集積回路のチップ面積を減少
させることができる。

次に本発明のさらに他の実施例について述べる。

第５図に第４図の遅延回路１９内遅延素子、抵抗Ｒおよ
びコンデン勺Ｃをセル内の電源線２３の下に埋め込んだ
場合の態様を示す。

すなわち、電源線２３の下に第１の拡散層２４、ポリシ
リコン線２５、第２の拡散層２６が形成されており、拡
散層２４．２６およびポリシリコン線２５の斜線部分は
ＭＯＳトランジスタを構成し、第１の拡散層２４、ポリ
シリコン線２５おにび第２の拡散層２６はそれぞれ当該
ＭＯＳトランジスタのソース、ゲートおよびドレインの
各電極に対応する。

同図において符号２７は電源線とのコンタクト領域を示
す。

本実施例にあっては前記ＭＯ８ｌ−ランジスタのゲート
容量が第４図内コンデンサＣの機能を果し、ポリシリコ
ン線２５の有する抵抗が第４図内抵抗Ｒの機能を果す。

例えば、ゲート容量の値を第５図に示されるゲート部分
の幅Ｗを変えることにより可変に設定することができ、
したがって遅延時間を連続的に可変に設定することがで
きる。

一般に電源線２３の手には他の回路素子の無いのが通常
であり、この領域を遅延回路設置のための領域として用
いることにより、遅延機能内蔵のスタンダードセルを、
この機能を内蔵しないセルと同じセル幅および大きさで
実現することができる。

このように構成した場合、セルの幅および大きさを変え
ずに遅延機能を組み込むことができ、また端子位置およ
び数には全く変更のないにうにすることができるから、
本実施例のスタンダードセルを用いてスタンダードセル
型集積回路を作製する場合第３図の工程図の分岐■にお
いて否定的判断がなされた場合であっても、遅延調整の
ためには単に信号遅延の必要とされる箇所のセルを第５
図に示すように構成されそれと同じ幅および大きさもし
くは端子位置を有する本発明の遅延機能内蔵セルで置き
換え第３図のシミュレーション■を行うようにしさえす
ればよく、自動配置配線パターンの作製、すなわち第３
図の工程■を改めてやり直す必要はない。

その結果、回路上各箇所への遅延時間の割り付けもしく
は遅延調整が極めて合理的に行えるようになり、スタン
ダードセル型集積回路の開発期間を著しく短縮すること
が可能となる。

また、作製された集積回路に対する動作試験により信号
遅延の必要な箇所を割り出し、他の部分のパターンを変
えずにその箇所のスタンダードセルを本発明の遅延機能
内蔵セルに置ぎ換えるという方法を用いることもできる
。

また、本発明の実施態様としては以上述べられてきたと
ころのものに限られるねりではなく、他に種々の態様が
可能である。

例えば、−度行った自動配置配線の結果を無に帰させる
ことなく遅延機能を具備しない従来技術で用いられてい
るセルから遅延機能を具備する本発明のセルへの適当な
変更を行うには、第５図に示される構成のセルを用いる
たりではなく、セルの横幅と端子位置とが変化しな（）
ればよいのであるから、セル行間の配線領域（チャネル
）に影響を与えない程度に縦方向に拡大された形状を有
し遅延機能を具備するセルを用いてもよい。

また、上記と同じ目的を達成するためには第３図の工程
図の自動配線パターン作製工程■においてあらかじめ遅
延機能を具備しないセルに対し若干大きな領域面積を割
り当てておき、後の実配線長にもとずくシミュレーショ
ン結果により、新たな遅延調整が必要と判断された場合
には信号遅延の必要が生じたセルを例えば第１図の遅延
機能内蔵セル１１に置き換えるという方法をとることも
できる。もちろん、このようなセルの置き換えを行う場
合であって、遅延機能内蔵セルの縦方向長さが置き換え
対象である遅延機能を内蔵しないセルのものより小さい
場合には全く問題はない。

また、１つのセル内に当該セルを特徴ずける本来の機能
のための回路に加えて遅延回路を内蔵させる場合であっ
て、これをセル面積の増加を伴わず、あるいは増加をで
きるだけ低く抑制しつつ行うためには、第５図に示され
た態様によるだけではなく、一般にセル内任意の空き領
域を遅延回路設置のための領域として用いることが可能
である。

また、例えば第５図において示される遅延回路の構成方
法において、ポリシリコンゲート２５に対するリード部
分２５ａの形状を任意に湾曲させることにより、その抵
抗値、したがって遅延回路の遅延時間を可変に設定する
ことができる。

次に、本発明のさらに他の実施例として遅延機能を内蔵
したスタンダードセルを用いて作製された試験容易化集
積回路について述べる。

本実施例の試験容易化スタンダードセル型集積回路はシ
リアルスキャン方式にもとずくものであり、その一部分
の構成を第１４図に示す。第１４図の構成自体に対する
説明は既に従来技術に関して述べられている。また、第
１４図の試験容易化スタンダードセル型集積回路におい
て用いられるスタンダードセル９の構成を第１５図に示
す。

すなわち、同図に示されるように本実施例の試験容易化
スタンダードセル型集積回路はセル本来の機能のための
フリップフロップ回路３１とともに信号遅延回路３２を
も具備するスタンダードセル９を用いるものである。

スタンダードセル９内フリップフロップ回路３１は、通
常のデータ入力端子Ｄ、データ出力端子Ｑ１クロック信
号入力端子ＣＫの他にスキャン信号入力用の端子Ｓと集
積回路全体のスキＶン動作モード、通常動作モードの切
り換えを制御するための端子下とを有している。

スタンダードセル９において、スキャン信号を入力する
ための端子Ｓ２とスタンダードセル９内フリツプフロツ
プ回路３１のスキャン信号入力端子Ｓとの間に前記遅延
回路３２が挿入されている。

遅延回路３２における信号の遅延をクロック信号のＣＫ
ＩからＣＫ２までの遅延よりも充分に大きくすることに
より、試験容易化集積回路に対する従来技術に関し述べ
られた問題は生ぜず、集積回路に対する試験を正しく行
うことができる。

また、第１４図の構成において組み合せ論理回路１０で
の遅延時間が小さい場合にはスタンダードセル８および
９間のクロック配線長により生じるクロック信号の伝達
遅延が問題となり、誤動作を招く場合があるが、この誤
動作を防ぐため第１６図に示すようにセル９のデータ入
力端子Ｄ２とフリップフロップ回路３１のデータ入力端
子りとの間に遅延回路３３を挿入して、前記クロック信
号の遅延を補償するように構成してもよい。

あるいは、前記クロック信号の遅延を補償するために、
セル８のデータ出ノｊ端子Ｑ１とセル８内のフリップフ
［１ツブ回路のデータ出力端子との間に遅延回路を挿入
するように構成してもよい。

もらろん、本実施例の趣旨は他の方式にも適用すること
は可能であり、例えばフリップフロップをＲＡＭ構造に
接続したバス方式の場合にも適用可能である。

［発明の効果］自動配置配線によるパターン作製において配置位置が未
確定であるセルの数を減少させることが可能となるから
回路の動作タイミングの正確な設定が可能となり、また
遅延機能を備え、かつ遅延機能を備えないものと同じ横
幅および端子位置を有するスタンダードセルを信号遅延
補償の必要となった箇所に用いるにうにすれば既に作製
された配置パターンを変更せず、合理的な遅延調整を行
うことができ、スタンダード型集積回路の開発期間の大
幅な短縮化がなされる。

【図面の簡単な説明】

第１図および第４図は本発明の実施例の遅延回路を内蔵
したスタンダードセルの回路図、第２図は第１図のスタ
ンダードセルを用いて作製されたスタンダードセル型集
積回路における配置の態様を示す図、第３図はスタンダ
ードセル型集積回路作製の工程の例を示す図、第５図は
本発明のスタンダードセル内遅延機能部の構成態様を示
す図、第６図はシフトレジスタの一部の回路を示す図、
第７図および第８図は第６図の回路における各信号のタ
イミングチャートを示す図、第９図は遅延補償の態様を
示す図、第１０図は第９図の回路における各信号のタイ
ミングチャートを示す図、第１１図は第９図の回路に対
応するスタンダードセル型集積回路におりるゼル配首を
示す図、第１２図および第１３図はそれぞれ従来技術に
おける遅延スタンダードセルとフリップフロップスタン
ダードセルに対する回路図、第１４図は試験容易化集積
回路の一部分の構成を示す図、第１５図及び第１６図は
いずれも第１４図に示される試験容易化集積回路に用い
られる本発明のスタンダードセルの内部構成の態様を示
す図である。１．２，１３．１８．３１・・・ノリツブフロップ３・
・・クロック配線４．１２，１９．３２．３３・・・遅延回路５．６，７
，８．９，１１．１６．１７・・・スタンダードセル１０・・・組み合わせ論理回路１４．１５，２０．２１．２２・・・インバータ２３・
・・電源線２４．２６・・・拡散層２５・・・ポリシリコン線２７・・・コンタクト領域

Claims

【特許請求の範囲】

（１）コンピュータを用いて設計されるスタンダードセ
ル型集積回路において用いられるスタンダードセルであ
って、当該スタンダードセルを特徴ずける所定の機能を
有する回路手段と、前記回路手段に接続され、入力信号
を所定時間遅らせて伝達する機能を有する信号遅延回路
手段を具備することを特徴とするスタンダードセル。
（２）請求項１記載のスタンダードセルであって回路図
上信号遅延回路手段が、当該スタンダードセルを特徴ず
ける所定の機能を有する回路手段に対して、当該スタン
ダードセルの入力側もしくは出力側に設置されることを
特徴とするスタンダードセル。
（３）信号遅延回路手段がコンデンサと抵抗とを有して
構成されることを特徴とする請求項１記載のスタンダー
ドセル。
（４）請求項１記載のスタンダードセルであって、信号
遅延回路手段への入力、および信号遅延回路手段からの
出力がそれぞれ負論理および正論理にて行われ、信号遅
延回路手段から当該スタンダードセルを特徴ずける所定
の機能を有する回路手段への入力および当該スタンダー
ドセルを特徴ずける所定の機能を有する回路手段からの
出力がそれぞれ正論理および負論理で行われることを特
徴とするスタンダードセル。
（５）請求項１記載のスタンダードセルであって、当該
スタンダードセルを特徴ずける所定の機能を有する回路
手段のみを具備するスタンダードセルと同じセル幅を有
することを特徴とするスタンダードセル。
（６）請求項１記載のスタンダードセルであって、当該
スタンダードセルを特徴ずける所定の機能を有する回路
手段のみを具備するスタンダードセルと同じ端子位置を
有することを特徴とするスタンダードセル。
（７）請求項１記載のスタンダードセルであって、信号
遅延回路手段を当該スタンダードセル内電源線の下に配
置したことを特徴とするスタンダードセル。
（８）スタンダードセルを用い、各スタンダードセルの
配置をコンピュータを用いて自動的に決定することによ
って作製されるスタンダードセル型集積回路であって、
請求項１ないし７記載のスタンダードセルを用いて作製
されることを特徴とするスタンダードセル型集積回路。
（９）スタンダードセル型集積回路を作製するため各ス
タンダードセルの配置およびスタンダードセル間配線態
様を自動的に決定するコンピュータを用いた設計手法で
あって、回路図から推測される仮の配線長にもとずき信
号遅延処理の必要な箇所を判定しその箇所のスタンダー
ドセルを所定の機能を有する回路手段と、前記回路手段
に接続され、入力信号を所定時間遅らせて伝達する機能
を有する信号遅延回路手段を具備するスタンダードセル
に置き換えることを特徴とするコンピュータを用いた設
計手法。
（１０）スタンダードセル型集積回路を作成するため各
スタンダードセルの配置およびスタンダードセル間配線
態様を自動的に決定するコンピュータを用いた設計手法
であって、各スタンダードセルの配置およびスタンダー
ドセル間配線態様を決定して得られる回路パターンにも
とずき信号遅延処理の必要な箇所を判定しその箇所のス
タンダードセルを所定の機能を有する回路手段と、前記
回路手段に接続され、入力信号を所定時間遅らせて伝達
する機能を有する信号遅延回路手段を具備するスタンダ
ードセルに置き換えることを特徴とするコンピュータを
用いた設計手法。
（１１）試験容易化集積回路の試験において用いられる
スキャン信号に対する入力機能を有し、フリップフロッ
プ機能を有する回路手段を具備するスタンダードセルで
あって、フリップフロップ機能を有する回路手段に接続
され、入力されるスキャン信号を所定時間遅らせて伝達
する機能を有する遅延回路手段を具備することを特徴と
するスタンダードセル。
（１２）試験容易化集積回路の試験において用いられる
スキャン信号に対する入力機能を有し、フリップフロッ
プ機能を有する回路手段を具備するスタンダードセルで
あって、当該スタンダードセルのスキャン信号入力用の
端子とフリップフロップ機能を有する回路手段のスキャ
ン信号入力用の端子との間に設置され、入力されるスキ
ャン信号を所定時間遅らせて伝達する機能を有する第１
の遅延回路手段と、当該スタンダードセルのデータ信号
入力用端子とフリップフロップ機能を有する回路手段の
データ信号入力用端子との間に設置され入力されるデー
タ信号を所定時間遅らせて伝達する機能を有する第２の
遅延回路手段とを具備することを特徴とするスタンダー
ドセル。
（１３）試験容易化集積回路の試験において用いられる
スキャン信号に対する入力機能を有し、フリップフロッ
プ機能を有する回路手段を具備するスタンダードセルで
あって、当該スタンダードセルのスキャン信号入力用の
端子とフリップフロップ機能を有する回路手段のスキャ
ン信号入力用の端子との間に設置され、入力されるスキ
ャン信号を所定時間遅らせて伝達する機能を有する第１
の遅延回路手段と、当該スタンダードセルのデータ信号
出力用端子とフリップフロップ機能を有する回路手段の
データ信号出力用端子との間に設置され入力されるデー
タ信号を所定時間遅らせて伝達する機能を有する第２の
遅延回路手段とを具備することを特徴とするスタンダー
ドセル。
（１４）請求項１１ないし１３記載のスタンダードセル
を用いて作成された試験容易化スタンダードセル型集積
回路。