JPH05892B2 - - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はスタンダードセル、および複数のスタ
ンダードセルを用いそれらの間に配線を施すこと
によつて作製されるスタンダードセル型集積回路
に関し、特にスタンダードセル本来の機能の他に
遅延機能を具備したスタンダードセル、この遅延
機能を具備したスタンダードセルを用いて作製さ
れ信号遅延よる誤動作を生じることのないスタン
ダードセル型集積回路およびこのスタンダードセ
ル型集積回路の設計方法に関する。

（従来の技術） 従来、AND、OR等のゲートやフリツプフロツ
プ、セレクタ等の基本的機能を有する各種のセル
をスタンダードセルとしてライブラリーに登録
し、これを用いて所定の機能を有する集積回路を
設計するスタンダードセル方式が知られており、
チツプ上への多数のスタンダードセルの配置およ
びそれらの間の配線の決定は通常、後述のように
コンピユータを用いてなされる。

このスタンダードセル方式によつて設計・作製
されるスタンダードセル型集積回路は、ゲートア
レイに比べて設計自由度が高い、チツプ面積を小
さくできる、製造コストを下げることができる、
多様なシステム機能をチツプ上に実現することが
できる等の多くのすぐれた特徴を有している。し
かし、一方従来のスタンダードセル型集積回路は
ゲートアレイに比べて開発期間が長いという短所
をも合わせ持つている。

このようなスタンダードセル型集積回路におい
て、各スタンダードセル（以下、適宜セルと略
す）は第１１図に示されるようにほぼ一定の高さ
を有して行をなすように配置され、その幅は可変
とされる。

第１１図においてセルの行の間の領域は配線の
ための領域である。各セルの上辺および下辺もし
くはセル中には各信号入出力端子があり、これら
の端子間の配線領域において結線することにより
所期の論理機能が実現される。

しかしながらこのような従来のスタンダードセ
ル型集積回路においては次に述べるような問題が
ある。

すなわち、複数のスタンダードセルの組合わせ
で目的とする集積回路を作製した場合、回路図上
の論理設計自体に誤りがなくても、実際の集積回
路においては各ゲートや信号線で信号伝達遅延が
生じ、誤動作を生じてしまうことが多い。

従来、このような信号伝達遅延による誤動作の
発生を防ぐために集積回路中の信号遅延が問題と
なる個所に適宜遅延回路を挿入し、他の部分で生
じる信号伝達の遅延を補償して信号伝達のタイミ
ングを合わせることが行われている。

この従来技術を以下図を参照して説明する。

第６図はフリツプフロツプ１および２を直列に
接続して構成したシフトレジスタの一部を示す。
第７図に示すこの第６図に示される回路が理想的
に動作した場合の第６図の回路内各信号のタイミ
ングチヤートを示す。しかし実際には例えば第６
図のクロツク信号伝達用のクロツク配線３におい
てクロツク信号の伝達遅延が生じ第８図に示すよ
うに、フリツプフロツプ１に入力するクロツク信
号CK１に比べ、フリツプフロツプ２に入力する
クロツク信号CK２が遅延し、いずれもフリツプ
フロツプ２のデータ出力信号、すなわち端子Ｑ２
からの信号を示す第８図の符号Ｑ２を付して示さ
れるタイミングチヤートと第７図の符号Ｑ２を付
して示されるタイミングチヤートとを比べれば明
らかなように誤動作を生じる場合がある。

この信号遅延による誤動作を回避するため従来
第９図に示すようにフリツプフロツプ１の出力端
子Ｑ１とフリツプフロツプ２の入力端子Ｄ２との
間に遅延回路４を挿入することが行われている。
このように構成することにより、クロツク信号伝
達用配線３におけるクロツク信号の伝達遅延が補
償され、第１０図に示されるように回路はシフト
レジスタとしての所期の動作を示す。

従来実際の集積回路内で生じる信号遅延を補償
するための遅延回路の集積回路内挿入の方法とし
て、遅延機能のみを有するセルをライブラリに登
録し、必要な個所にこのセルを挿入するという方
法が用いられている。

従来技術により第９図の回路を実現した場合の
構成を第１１図に示す。この図において遅延機能
スタンダードセル５が第９図の遅延回路４に相当
するものである。また、同図においてスタンダー
ドセル６および７はそれぞれ第９図のフリツプフ
ロツプ１および２に相当する。

第１２図および第１３図にそれぞれセル５およ
び６の回路構成を示す。

スタンダードセル型集積回路作製において、所
定の機能を示す集積回路にもとづき実際のチツプ
上での各スタンダードセルの配置およびそれらの
間の配線の決定は通常チツプ面積あるいは総配線
長の低減化、人手の省略を目標として、コンピユ
ータを用いて、すなわちいわゆるCAD方にて行
われる。

また、従来、集積回路作製の後行われる機能試
験を容易に行うことができるように所定の構成を
持たせて集積回路を作製することが行われてい
る。この趣旨にて作製される試験容易化集積回路
の構成方法およびそれに対応する試験方法として
は既に各種のものが知られている。例えばシリア
ルスキヤン方式、LSSD（level sensitive scan
desigh）方等がある。

（発明が解決しようとする課題） しかしながらこのような従来技術には次のよう
な問題がある。

すなわち、遅延機能自体に１つのセルを割り当
て、ライブラリに登録しこのセルを用いて信号遅
延の補償を行う場合、コンピユータを用いたセル
の配置配線後のレイアウトは、例えば第１１図に
示される態様のものとなり、フリツプフロツプセ
ル６から遅延セル５を通つてフリツプフロツプセ
ル７に達する配線の長さは遅延セル５の位置によ
つて異なるが、遅延セル５の位置はコンピユータ
を用いたセルの自動配置実行以前は未確定である
から、遅延セルの使用の効果は未確定であるに止
まるだけでなく、一般に遅延セルとして新たにセ
ルを導入することは、却つて前記の意味でのその
位置不確定性を通じて配線長、したがつて信号遅
延の不確定性の増大を来すものである。

また、集積回路の誤動作には至らずとも、例え
ば正確な遅延補償がなされず遅延セルによる遅延
時間が長すぎた場合には、集積回路の最高動作周
波数を低くしてしまう結果となる。さらに、独立
の遅延セルを用いる従来技術の方法には、その分
チツプ面積を大きくしてしまうという問題があ
る。

また、試験容易化集積回路に対する機能試験時
においても、前述した問題、すなわちゲートもし
くは配線における信号遅延による誤動作が生じ得
るのであつて、この場合所期の機能試験は行われ
得ないことになる。

この点を図を用いて説明する。第１４図にシリ
アルスキヤン方式にもとずく試験容易化スタンダ
ードセル型集積回路の一部分を示す。第１４図に
示されるのは、フリツプフロツプスタンダードセ
ル８および９、組み合わせ論理回路１０を含む部
分である。フリツプフロツプスタンダードセル８
および９はそれぞれ機能試験時スキヤン信号を入
力するための端子Ｓ１およびＳ２を有している。

スタンダードセル８の出力信号は一方で組み合
わせ論理回路１０を介しスタンダードセル９の入
力端子Ｄ２に、他方で直接スタンダードセル９の
スキヤン信号入力端子Ｓ２に入力される。

スタンダードセル８および９はシフトレジスタ
を構成するが、このような集積回路内フリツプフ
ロツプ間を接続することにより機能試験時スタン
ダードセル８および９等集積回路内各フリツプフ
ロツプの内容・状態を外部へ読み出し、もしくは
書き込み得ることとなる。

しかしながら、第１４図に示される構成におい
て、試験時にはセル８の出力端子Ｑ１からセル９
の入力端子Ｓ２へ組み合わせ論理回路１０を通ら
ずに信号が伝播するため、このＱ１からＳ２まで
の経路で生じる信号遅延時間がセル８のクロツク
信号入力用端子CK１とセル９のクロツク信号入
力端子CK２との間で生じるクロツク信号の遅延
よりも短くなると、誤動作を招きしたがつて正当
な機能試験の行われなくなる場合がある。

また、前述したようにセル８および９間のクロ
ツク信号伝達遅延によりやはり誤動作の生じる場
合がある。

本発明はこのような従来技術における問題を解
決するためになされたものであり、セル本来の所
定の機能を有する回路手段の他に信号遅延機能を
有する回路手段を具備するスタンダードセル、こ
のスタンダードセルを用いて作製され、容易かつ
正確に遅延補償を行うことが可能なスタンダード
セル型集積回路およびこのスタンダードセル型集
積回路の設計方法を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明のスタンダードセルは、当該スタンダー
ドセルを特徴ずける所定の機能を有する回路手段
と、例えばコンデンサと抵抗とを有して構成さ
れ、回路図上当該スタンダードセルを特徴ずける
所定の機能を有する回路手段に対して、当該スタ
ンダードセルの入力側もしくは出力側に設置され
入力信号の変化による出力信号の変化を所定時間
遅らせて伝達する信号遅延回路手段を具備する。

さらに例えば、前記信号遅延回路手段をスタン
ダードセル内電源線の下に配置することによつて
当該スタンダードセルを、当該スタンダードセル
を特徴ずける所定の機能を有する回路手段のみを
具備するスタンダードセルと同じセル幅を有し、
あるいは／および端子位置を有するように構成す
る。

スタンダードセル型集積回路上各スタンダード
セルの配置およびスタンダードセル間配線を自動
的に決定するため、回路図から推測される仮の配
線長にもとずき信号遅延処理の必要な個所を判定
しその個所のスタンダードセルを前記本発明のス
タンダードセルに置き換えるコンピユータを用い
た設計手法を用いる。

あるいはまた、各スタンダードセルの配置およ
びスタンダードセル間配線態様を自動的に決定し
て得られる実際の集積回路に対するパターンによ
るシミユレーシヨン、もしくは実際の集積回路の
動作から信号遅延処理の必要な個所を割り出し、
その箇所のスタンダードセルを前記本発明のスタ
ンダードセルに置き換える。

（作用） 上記のような構成を有する本発明の遅延機能を
有するスタンダードセルを用いてスタンダードセ
ル型集積回路を作製する場合、回路図にもとず
き、信号伝達遅延に対する補償を従来技術に比し
より正確に行い、スタンダードセル型集積回路の
開発期間の短縮化を達成することができる。

また、遅延機能を具備するスタンダードセルと
して、遅延機能具備後もセル幅および／または端
子位置に変化がないように構成したものを用いれ
ば、上記の場合に比べて一層のスタンダードセル
型集積回路の開発の合理化がなされる。

（実施例） 以下本発明の実施例について図面を用いて説明
する。

第１図に本発明の実施例のスタンダードセル１
１の回路構成を示す。本実施例のスタンダードセ
ル１１（以後適宜セル１１と略す）は第１図に示
されるように、その内部に遅延回路１２およびセ
ル１１の本来の機能を荷う部分であるフリツフロ
ツプ回路１３を具備している。

この遅延回路１２は抵抗Ｒ、コンデンサＣおよ
び２つのインバータ１４，１５とを有するもので
あり、その入力はセル１１の入力端子Ｄを通じて
外部からなされ、またその出力はセル１１内に具
備されるフリツプフロツプ回路１３へと供給され
る。

すなわち、遅延回路１２は入力端子Ｄに入力さ
れる信号を、遅延回路１２の時定数CRに相当す
る時間だけ遅らせてフリツプフロツプ回路１３に
伝達する機能を有する。

第２図に第１図のスタンダードセル１１を用い
て本発明の実施例のスタンダードセル型集積回路
を作製する場合の自動配置配線の第１図のセル１
１を含む部分についての態様を示す。

この場合、図において下のセル行内のスタンダ
ードセル１６が第９図のフリツプフロツプ１に相
当し、上のセル行のスタンダードセル１１が同図
のフリツプフロツプ２および遅延回路４相当する
わけであるが、セル１６からセル１１までの配線
態様は、この２つのスタンダードセル１６および
１１の相対的位置関係のみで定まるので同じく第
９図の回路に対応する第１１図に関して述べられ
た従来技術の場合に比べ自動配置配線前の仮の配
線長に対する見積りが正確に行える。これにより
配線路内における遅延時間をより正確に見積るこ
とができるので、配線路における遅延を容易かつ
的確に補償し、集積回路が所定の機能を果し得る
ようにすることができる。

ここで、第３図を参照し本実施例のスタンダー
ドセル型集積回路作製法について述べこの点をよ
り詳細に説明する。

すなわち、まず工程にて所定の機能を果すよ
うに回路図が作製される。このとき、場合によつ
ては各ゲートにおける遅延時間の発生を考慮して
第１図に示されるように遅延回路を内蔵したスタ
ンダードセルの使用が仮定される。これは的確に
なされた場合、全体として集積回路開発に要する
時間の短縮をもたらすものである。

次に、工程にて設計された回路が所定の論理
機能を有するかどうかに関するシミユレーシヨン
が工程にて行われる。このとき、ゲートあるい
は配線による遅延は考慮されない。

次に、この工程におけるシミユレーシヨン結
果において、設計された回路が所定の論理機能を
果すことが確かめられれば、工程に移り、ゲー
トでの遅延と配線での遅延を考慮したシミユレー
シヨンが行われる。このときは、配線長として
は、回路図にもとずく仮の配線長が用いられる。

この工程におけるシミユレーシヨン結果に対
し、分岐において集積回路が所定の機能を果す
ためには新たな遅延補償が必要とされ、あるいは
すでに工程の段階で遅延補償が仮定的に組み入
れられている場合であつてそれが不必要と判断さ
れる場合には、工程においてそれぞれ遅延回路
を具備しないセルから遅延回路を具備する本発明
のセルへの変更あるいはその逆の変更がなされ遅
延の調整がなされる。このような変更のなされた
回路について新たに工程のシミユレーシヨンが
行われ、その結果が分岐にて判断される。この
工程ないしが必要回数くり返された後、分岐
にて肯定的に判断された場合、この段階の回路
図にもとずき、工程にて集積回路のパターンの
作製が行われる。

工程のパターン作製は、集積回路チツプ面積
が最小となるように各セルの配置およびそれらの
間の配線態様の決定を行うものであり、コンピユ
ータを用いて、すなわちCADによつて行われる。

次に工程で作製されたパターンにもとずき工
程にて回路動作のシミユレーシヨンが行われ
る。このときは、工程で作製されたパターンは
実際の集積回路に直接相当するものであり、その
実配線長を与えるものであるから、回路の実配線
長にもとずくシミユレーシヨンが行われる。

このシミユレーシヨン結果が分岐にて回路が
所定の機能が果すかどうか判断されるが、この分
岐において、前の工程でのシミユレーシヨン
は仮の配線長にもとずくものであつたから、改め
て回路が所定の機能を果さないと判定される場合
もあるのであり、その場合は改めて、工程にて
遅延調整を行うこととなる。この遅延調整は遅延
回路を具備しないセルから具備する本発明のセル
への変更、あるいはその逆の変更をともなうが、
両種のセルの幅あるいは端子位置は通常異なるか
ら既に工程で得られているパターンは使えない
ことととなり、したがつてその場合工程に戻る
必要が生じる。

必要な遅延調整を行い、分岐で肯定的結果が
得られれば、その段階で得られたパターンによ
り、工程にてフオトリソグラフイー用のマスク
の作製が行われる。このマスク作製は従来の公知
の技術を用いて行われる。

次に、得られたマスクを用い従来公知のフオト
リソグラフイー技術により工程にて本実施例の
スタンダードセル型集積回路チツプの作製が行わ
れる。

本実施例にあつては、遅延回路内蔵のセルを用
いるので、従来技術におけるように遅延機能を有
するセルを別に設ける場合よりもセルの数が減少
し、パターンの作製を行うもので未確定である配
線長の未確定性が小さくなり、それは工程で否
定的判断がなされ、新たな遅延調整を行い、パタ
ーンを作製し直すという無駄な工程を回避できる
ことを意味する。

すなわち、第３図に示される回路図作製以後製
品完成までのスタンダードセル型集積回路製造工
程の流れにおいて、仮の配線流にもとずく工程
でのシミユレーシヨン結果と実配線長にもとずく
工程でのシミユレーシヨン結果との不一致によ
り、分岐において、その時のパターンに対応す
る実際の配置配線においては集積回路は指定の機
能を果し得ないと判断され、遅延回路を具備しな
いセルから遅延回路を具備するセルに置き換える
こと等の遅延の調整を行い、再び工程に戻らな
ければならない危険性が大きく減少する。

また、第１図に示されるような遅延回路を具備
したセルを用いることにより従来技術のように遅
延機能を有するセルを別個独立に設ける場合より
ものその上を配線が通ることのできない端子の数
が２つ減少するので、それだけ集積回路チツプ面
積を減少させることができない。

また、本実施例で用いる遅延回路を内蔵したス
タンダードセルとしては第１図に示される態様の
ものに限ることはなく、例えばセルの出力端子側
に遅延回路を内蔵して設けてもよく、あるいは入
力端子側および出力端子側の両方に設けてもよ
い。

第４図に、本発明の他の実施例のスタンダード
セル１７の回路構成を示す。

すなわち、第４図に示されるようにスタンダー
ドセル１７はフリツプフロツプ回路１８と遅延回
路１９とを有し、第１図のセル１１と全く同一の
論理的機構を有するものであるが、用いられてい
るインバータの総数が異なる。すなわち、セル１
７においてはセル１１内の直列に接続された２つ
のインバータ１５および２０が省かれた回路構造
を有している。

遅延回路１９の入力はインバータ２１を介して
負論理でなされており、この出力は正論理でなさ
れているのであり、フリツプフロツプ回路１８の
遅延回路１９からの入力は第１図内フリツプフロ
ツプ回路１３の構成と対比すれば明らかなよう
に、正論理でなされており、その出力はインバー
タ２２を介し負論理でなされている。

このように、遅延回路をスタンダードセル内に
具備させるに当つて、遅延回路と当該スタンダー
ドセルを特徴ずける機能を有する回路との間に、
２つのインバータが直列に形成される場合には、
この２つのインバータは論理機能上何等の支障な
く取り除いて構成することができる。

このように、１つのセル内に遅延回路を具備さ
せるに当つて、単に遅延回路をそのま組込むので
はなく、省いても論理機能上全く変りがない素子
が生じた場合はそれを省くことによつて、セルの
幅および面積を減少させることができる。

すなわち、今の場合、セル１７の面積はフリツ
プフロツプ機能をもつセルの面積すなわち、第１
３図のセル６の面積と遅延機能をもつセルの面
積、すなわち第１２図のセル５の面積とを合わせ
たものよりも小さなものとする。このように構成
された遅延機能を具備するセルを用いれば、第１
図に示される構成を有するセルを用いた場合より
もスタンダードセル型集積回路のチツプ面積を減
少させることができる。

次に本発明のさらに他の実施例について述べ
る。

第５図に第４図の遅延回路１９内遅延素子、抵
抗ＲおよびコンデンサＣをセル内の電源線２３の
下に埋め込んだ場合の態様を示す。

すなわち、電源線２３の下に第１の拡散層２
４、ポリシリコン線２５、第２の拡散層２６が形
成されており、拡散層２４，２６およびポリシリ
コン線２５の斜線部分はMOSトランジスタを構
成し、第１の拡散層２４、ポリシリコン線２５お
よび第２の拡散層２６はそれぞれ当該MOSトラ
ンジスタのソース、ゲートおよびドレインの各電
極に対応する。

同図において符号２７は電源線とのコンタクト
領域を示す。

本実施例にあつては前記MOSトランジスタの
ゲート容量が第４図内コンデンサＣの機能を果
し、ポリシリコン線２５の有する抵抗が第４図内
抵抗Ｒの機能を果す。

例えば、ゲート容量の値を第５図に示されるゲ
ート部分の幅Ｗを変えることにより可変に設定す
ることができ、したがつて遅延時間を連続的に可
変に設定することができる。

一般に電源線２３の下には他の回路素子の無い
のが通常であり、この領域を遅延回路設置のため
の領域として用いることにより、遅延機能内臓の
スタンダードセルを、この機能を内蔵しないセル
と同じセル幅および大きさで実現することができ
る。

このように構成した場合、セルの幅および大き
さを変えずに遅延機能を組み込むことができ、ま
た端子位置および数には全く変更のないようにす
ることができるから、本実施例のスタンダードセ
ルを用いてスタンダードセル型集積回路を作製す
る場合第３図を工程図の分岐において否定的判
断がなされた場合であつても、遅延調整のために
は単に信号遅延の必要とされる箇所のセルを第５
図に示すように構成されそれと同じ幅および大き
さもしくは端子位置を有する本発明の遅延機能内
蔵セルで置き換え第３図のシミユレーシヨンを
行うようにしさえすればよく、自動配置線パター
ンの作製、すなわち第３図の工程を改めてやり
直す必要はない。

その結果、回路上各箇所への遅延時間の割り付
けもしくは遅延調整が極めて合理的に行えるよう
になり、スタンダードセル型集積回路の開発期間
を著しく短縮することが可能となる。

また、作製された集積回路に対する動作試験に
より信号遅延の必要な箇所を割り出し、他の部分
のパターンを変えずにその箇所のスタンダードセ
ルを本発明の遅延機能内蔵セルに置き換えるとい
う方法を用いることもできる。

また、本発明の実施態様として以上述べられて
きたところのものに限られるわけではなく、他に
種々の態様が可能である。

例えば、一度行つた自動配置配線を結果を無に
帰させることなく遅延機能を具備しない従来技術
で用いられているセルから遅延機能を具備する本
発明のセルへの適当な変更を行うには、第５図に
示される構成のセルを用いるだけではなく、セル
の横幅と端子位置とが変化しなければよいのであ
るから、セル行間の配線領域（チヤネル）に影響
を与えない程度に縦方向に拡大された形状を有し
遅延機能を具備するセルを用いてもよい。

また、上記と同じ目的を達成するためには第３
図の工程図の自動配線パターン作製工程におい
てあらかじめ遅延機能を具備しないセルに対し若
干大きな領域面積を割り当てておき、後の実配線
長にもとずくシミユレーシヨン結果により、新た
な遅延調整が必要と判断された場合には信号遅延
に必要が生じたセルを例えば第１図の遅延機能内
蔵セル１１に置き換えるという方法をとることも
できる。もちろん、このようなセルの置き換えを
行う場合であつて、遅延機能内蔵セルの縦方向長
さが置き換え対象である遅延機能を内蔵しないセ
ルのものより小さい場合には全く問題はない。

また、１つのセル内に当該セルを特徴ずける本
来の機能のための回路に加えて遅延回路を内蔵さ
せる場合であつて、これをセル面積の増加を伴わ
ず、あるいは増加をできるだけ低く抑制しつつ行
うためには、第５図に示された態様によるだけで
はなく、一般にセル内任意の空き領域を遅延回路
設置のための領域として用いることが可能であ
る。

また、例えば第５図において示される遅延回路
の構成方法において、ポリシリコンゲート２５に
対するリード部分２５ａに形状を任意に湾曲させ
ることにより、その抵抗値、したがつて遅延回路
の遅延時間を可変に設定することができる。

次に、本発明のさらに他の実施例として遅延機
能を内蔵したスタンダードセルを用いて作製され
た試験容易化集積回路について述べる。

本実施例の試験容易化スタンダードセル型集積
回路はシリアルスキヤン方式にもとずくものであ
り、その一部分の構成を第１４図に示す。第１４
図の構成自体に対する説明は既に従来技術に関し
て述べられている。また、第１４図の試験容易化
スタンダードセル型集積回路において用いられる
スタンダードセル９の構成を第１５図に示す。

すなわち、同図に示されるように本実施例の試
験容易化スタンダードセル型集積回路はセル本来
の機能のためのフリツプフロツプ回路３１ととも
に信号遅延回路３２をも具備するスタンダードセ
ル９を用いるものである。

スタンダードセル９内フリツプフロツプ回路３
１は、通常のデータ入力端子Ｄ、データ出力端子
Ｑ、クロツク信号入力端子CKの他にスキヤン信
号入力用の端子Ｓと集積回路全体のスキヤン動作
モード、通常動作モードの切り換えを制御するた
めの端子Ｔとを有している。

スタンダードセル９において、スキヤン信号を
入力するための端子S2とスタンダードセル９内
フリツプフロツプ回路３１のスキヤン信号入力端
子Ｓとの間に前記遅延回路３２が挿入されてい
る。

遅延回路３２における信号の遅延をクロツク信
号のCK1からCK2までの遅延よりも充分に大きく
することにより、試験容易化集積回路に対する従
来技術に関し述べられた問題は生ぜず、集積回路
に対する試験を正しく行うことができる。

また、第１４図の構成において組み合せ論理回
路１０での遅延時間が小さい場合にはスタンダー
ドセル８および９間のクロツク配線長により生じ
るクロツク信号の伝達遅延が問題となり、誤動作
を招く場合があるが、この誤動作を防ぐため第１
６図に示すようにセル９のデータ入力端子D2と
フリツプフロツプ回路３１のデータ入力端子Ｄと
の間に遅延回路３３を挿入して、前記クロツク信
号の遅延を補償するように構成してもよい。

あるいは、前記クロツク信号の遅延を補償する
ために、セル８のデータ出力端子Q1とセル８内
のフリツプフロツプ回路のデータ出力端子との間
に遅延回路を挿入するように構成してもよい。

もちろん、本実施例の趣旨は他の方式にも適用
することは可能であり、例えばフリツプフロツプ
をRAM構造に接続したバス方式の場合にも適用
可能である。

［発明の効果］ 自動配置配線によるパターン作製において配置
位置が未確定であるセルの数を減少させることが
可能となるから回路の動作タイミングの正確な設
定が可能となり、また遅延機能を備え、かつ遅延
機能を備えないものと同じ横幅および端子位置を
有するスタンダードセルを信号遅延補償の必要と
なつた箇所に用いるようにすれば既に作製された
配置パターンを変更せず、合理的な遅延調整を行
うことができ、スタンダード型集積回路の開発期
間の大幅な短縮化がなされる。

【図面の簡単な説明】

第１図および第４図は本発明の実施例の遅延回
路を内蔵したスタンダードセルの回路図、第２図
は第１図のスタンダードセルを用いて作製された
スタンダードセル型集積回路における配置の態様
を示す図、第３図はスタンダードセル型集積回路
作製の工程の例を示す図、第５図は本発明のスタ
ンダードセル内遅延機能部の構成態様を示す図、
第６図はシフトレジスタの一部の回路を示す図、
第７図および第８図は第６図の回路における各信
号のタイミングチヤートを示す図、第９図は遅延
補償の態様を示す図、第１０は第９図の回路にお
ける各信号のタイミングチヤートを示す図、第１
１は第９図の回路に対応するスタンダードセル型
集積回路におけるセル配置を示す図、第１２図お
よび第１３図はそれぞれ従来技術における遅延ス
タンダードセルとフリツプフロツプスタンダード
セルに対する回路図、第１４図は試験容易化集積
回路の一部分の構成を示す図、第１５図及び第１
６図はいずれも第１４図に示される試験容易化集
積回路に用いられる本発明のスタンダードセルの
内部構成の態様を示す図である。 １，２，１３，１８，３１……フリツプフロツ
プ、３……クロツク配線、４，１２，１９，３
２，３３……遅延回路、５，６，７，８，９，１
１，１６，１７……スタンダードセル、１０……
組み合わせ論理回路、１４，１５，２０，２１，
２２……インバータ、２３……電源線、２４，２
６……拡散層、２５……ポリシリコン線、２７…
…コンタクト領域。

Claims (1)

1. 【特許請求の範囲】 １ コンピユータを用いて設計されるスタンダー
   ドセル型集積回路において用いられるスタンダー
   ドセルであつて、当該スタンダードセルを特徴ず
   ける所定の機能を有する回路手段と、前記回路手
   段に接続され、入力信号を所定時間遅らせて伝達
   する機能を有する信号遅延回路手段を具備するこ
   とを特徴とするスタンダードセル。 ２ 請求項１記載のスタンダードセルであつて回
   路図上信号遅延回路手段が、当該スタンダードセ
   ルを特徴ずける所定の機能を有する回路手段に対
   して、当該スタンダードセルの入力側もしくは出
   力側に設置されることを特徴とするスタンダード
   セル。 ３ 信号遅延回路手段がコンデンサと抵抗とを有
   して構成されることを特徴とする請求項１記載の
   スタンダードセル。 ４ 請求項１記載のスタンダードセルであつて、
   信号遅延回路手段への入力、および信号遅延回路
   手段からの出力がそれぞれ負論理および正論理に
   て行われ、信号遅延回路手段から当該スタンダー
   ドセルを特徴ずける所定の機能を有する回路手段
   への入力および当該スタンダードセルを特徴ずけ
   る所定の機能を有する回路手段からの出力がそれ
   ぞれ正論理および負論理で行われることを特徴と
   するスタンダードセル。 ５ 請求項１記載のスタンダードセルであつて、
   当該スタンダードを特徴ずける所定の機能を有す
   る回路手段のみを具備するスタンダードセルと同
   じセル幅を有することを特徴とするスタンダード
   セル。 ６ 請求項１記載のスタンダードセルであつて、
   当該スタンダードセルを特徴ずける所定の機能を
   有する回路手段のみを具備するスタンダードセル
   と同じ端子位置を有することを特徴とするスタン
   ダードセル。 ７ 請求項１記載のスタンダードセルであつて、
   信号遅延回路手段を当該スタンダードセル内電源
   線の下に配置したことを特徴とするスタンダード
   セル。 ８ スタンダードセルを用い、各スタンダードセ
   ルの配置をコンピユータを用いて自動的に決定す
   ることによつて作製されるスタンダードセル型集
   積回路であつて、請求項１ないし７記載のスタン
   ダードセルを用いて作製されることを特徴とする
   スタンダードセル型集積回路。 ９ スタンダードセル型集積回路を作製するため
   各スタンダードセルの配置およびスタンダードセ
   ル間配線態様を自動的に決定するコンピユータを
   用いた設計手法であつて、回路図から推測される
   仮の配線長にもとずき信号遅延処理の必要な個所
   を判定しその個所のスタンダードセルを所定の機
   能を有する回路手段と、前記回路手段に接続さ
   れ、入力信号を所定時間遅らせて伝達する機能を
   有する信号遅延回路手段を具備するスタンダード
   セルに置き換えることを特徴とするコンピユータ
   を用いた設計手法。 １０ スタンダードセル型集積回路を作成するた
   め各スタンダードセルの配置およびスタンダード
   セル間配線態様を自動的に決定するコンピユータ
   を用いた設計手法であつて、各スタンダードセル
   の配置およびスタンダードセル間配線態様を決定
   して得られる回路パターンにもとずき信号遅延処
   理の必要な個所を判定しその個所のスタンダード
   セルを所定の機能を有する回路手段と、前記回路
   手段に接続され、入力信号を所定時間遅らせて伝
   達する機能を有する信号遅延回路手段を具備する
   スタンダードセルに置き換えることを特徴とする
   コンピユータを用いた設計手法。 １１ 試験容易化集積回路の試験において用いら
   れるスキヤン信号に対する人力機能を有し、フリ
   ツプフロツプ機能を有する回路手段を具備するス
   タンダードセルであつて、フリツプフロツプ機能
   を有する回路手段に接続され、入力されるスキヤ
   ン信号を所定時間遅らせて伝達する機能を有する
   遅延回路手段を具備することを特徴とするスタン
   ダードセル。 １２ 試験容易化集積回路の試験において用いら
   れるスキヤン信号に対する入力機能を有し、フリ
   ツプロツプ機能を有する回路手段を具備するスタ
   ンダードセルであつて、当該スタンダードセルの
   スキヤン信号入力用の端子とフリツプフロツプ機
   能を有する回路手段のスキヤン信号入力用の端子
   との間に設置され、入力されるスキヤン信号を所
   定時間遅らせて伝達する機能を有する第１の遅延
   回路手段と、当該スタンダードセルのデータ信号
   入力用端子とフリツプフロツプ機能を有する回路
   手段のデータ信号入力用端子との間に設置され入
   力されるデータ信号を所定時間遅らせて伝達する
   機能を有する第２の遅延回路手段とを具備するこ
   とを特徴とするスタンダードセル。 １３ 試験容易化集積回路の試験において用いら
   れるスキヤン信号に対する入力機能を有し、フリ
   ツプフロツプ機能を有する回路手段を具備するス
   タンダードセルであつて、当該スタンダードセル
   のスキヤン信号入力用の端子とフリツプフロツプ
   機能を有する回路手段のスキヤン信号入力用の端
   子との間に設置され、入力されるスキヤン信号を
   所定時間遅らせて伝達する機能を有する第１の遅
   延回路手段と、当該スタンダードセルのデータ信
   号出力用端子とフリツプフロツプ機能を有する回
   路手段のデータ信号出力用端子との間に設置され
   入力されるデータ信号を所定時間遅らせて伝達す
   る機能を有する第２の遅延回路手段とを具備する
   ことを特徴とするスタンダードセル。 １４ 請求項１１ないし１３記載のスタンダード
   セルを用いて作成された試験容易化スタンダード
   セル型集積回路。