JPH0255421A - Ｄａ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、離散値をとる信号を連続信号に変換するＤＡ
変換器、さらには半導体集積回路内にて複数ビットのデ
ジタル信号を高速でアナログ信号に変換するのに適用し
て有効な技術に関するもので、例えばカラーパレットＬ
ＳＩ（大規模半導体集積回路装置）などのカラー信号処
理装置に利用して有効な技術に関するものである。

［従来の技術］ 例えば、カラーパレットＬＳＩなどのカラー信号処理装
置に使われるＤＡ変換器では、ＤＡ変換されたアナログ
信号の低ノイズ化と変換速度の高速化が大きな課題とな
っている。

ＤＡ変換されたアナログ信号に含まれるノイズとしては
、ＤＡ変換されるデジタル信号のビット数によって定ま
る量子化ノイズと、この量子化ノイズ以外のノイズがあ
る。量子化ノイズは、デジタル信号が離散値をとること
に原因して生じるノイズであるため、デジタル信号のビ
ット数を増やすにしたがって低減させることができる。

しかし、量子化ノイズ以外のノイズは、デジタル信号の
ビット数を増やしても低減させることができず、むしろ
増大する傾向さえある。また、変換速度の高速化によっ
ても増大する傾向がある。

ここで、本発明者らは、低ノイズで高速動作が可能なり
Ａ変換技術について検討した。以下は、公知とされた技
術ではないが、本発明者らによって検討された技術であ
り、その概要は次のとおりである。

第８図は本発明者らによって検討されたＤＡ変換器の概
要を示す。

同図に示すＤＡ変換器は電流加算型のＤＡ変換器であっ
て、基準電流源１、複数（２ｎ−１個）の定電流回路２
−０〜２−（ｎ−１）からなる定電流回路列２、複数（
２ｎ″１個）の電流切換回路３−０〜３−（ｎ−１）か
らなる電流切換回路列３、負荷抵抗ＲＬ、複数（２ｎ−
１個）ノラッチ回路４−０−４−　（ｎ−１）からなる
ラッチ回路列４などを有し、複数の定電流回路１．〜２
−（ｎ−□）からそれぞれに重みづけされて流される電
流２°・Ｉｏ、　２１・工。、・・・・　２　ｊｌ−１
・工。を、入力デジタル信号Ｄｉｎ（ＤＯ〜Ｄｎ−１）
の各ビットデータに応じて、負荷抵抗ＲＬ側と接地電位
側のいずれか一方に切り換えて流すことにより、負荷抵
抗ＲＬの両端から電圧に変換されたアナログ信号Ａｏｕ
ｔが得られるようになっている。これにより、複数ビッ
ト（２ｎ−１）ビットの入力デジタル信号Ｄｉｎ（Ｄｏ
−Ｄｎ−１）がアナログ信号Ａｏｕｔに変換されて出力
されるようになっている（例えば、日経マグロウヒル社
刊行「日経エレクトロニクス１９８６年１月１３日号、
ｎｏ、３８６Ｊ　２０９〜２１７頁参照）。

定電流回路２−０〜２−　（ｎ−１）はそれぞれ、所定
の素子サイズ（Ｗ／Ｉ、：チャンネル幅／チャンネル長
）をもつｐチャンネル型ＭＯＳトランジスタＭｐ　（Ｍ
ｐＸ２°、ＭｐＸ２’、　・・・・、ＭｐＸ２”ｎ−”
、　Ｍｐ　Ｘ　２　ｎ−’）によって構成される。各定
電流回路２−０〜２−　（ｎ−１）にはそれぞれ、ｐチ
ャンネル型ＭＯＳトランジスタＭ　Ｐ　ｏを介して行わ
れるカレントミラー動作によって、基準電流源１の基準
電流工。とＭＯＳトランジスタＭｐのサイズ（Ｗ／Ｌ）
とによって定まる大きさの定電流が流れる。これにより
、各定電流回路２−０〜２−　（ｎ−１）はそれぞれ、
ｐチャネル型ＭＯＳトランジスタ（ＭｐＸ２°、ＭｐＸ
２１．”・・、ＭｐＸ２”−”ＭｐＸ２’−１）１７）
サイズ（Ｗ／Ｌ）に応シテ、２倍ずつに重みづけされた
定電流２°・Ｉｏ、２１・工。、・・・・　２　ｎ−１
・工。を電源ｖｃｃから流すようになっている。

電流切換回路３−０〜３−　（ｎ−１）はそれぞれ、互
いに相補的にオン・オフ駆動される一対のｎチャンネル
型ＭＯＳトランジスタＭｐＡ、ＭＰＨによって構成され
、複数の定電流２−０〜２−（ｎ−１）からそれぞれに
流される電流２°・Ｉ。、２’・工。。

・・・・、２ｎ−１・工。を出力側である負荷抵抗ＲＬ
と非出力側である接地電位のいずれか一方に切り換えて
流す。

ラッチ回路４−０〜４−（ｎ−１）は、外部からタイミ
ング信号として与えられるクロックＣＫに同期して動作
し、入力デジタル信号Ｄｉｎ（Ｄｏ〜Ｄｎ−１）を正相
と逆相（Ｑ、Ｑ）に振り分けて出力する。この正相と逆
相に振り分けられたデジタル信号Ｄ　ｉ　ｎ　（ＤＯ＝
Ｄ　ｎ−１）は、上記電流切換回路３−０〜３−（ｎ−
１）のＭＯＳトランジスタＭ　ｎ　ＡとＭ　ｎ　Ｂを相
補的にオン・オフ駆動する。

［発明が解決しようとする課題］ しかしながら、上述した技術には、次のような問題のあ
ることが本発明者らによってあきらかとされた。

すなわち、第９図に示すように、変換出力であるアナロ
グ信号Ａｏｕｔの出力に、量子化ノイズとは別の大きな
ノイズが生じることがある、という問題があった。

上述の問題は以下のようにして生じる。

すなわち、第８図に示したＤＡ変換器では、変換入力で
あるデジタル信号Ｄｉｎ（Ｄｏ〜Ｄｎ−１）が、ラッチ
回路４−０〜４−　（ｎ−１）によって正相と逆相に振
り分けられて電流切換回路３−０〜３−（ｎ−１）に切
換制御信号として入力されるが、ラッチ回路４−０〜４
−　（ｎ−１）の正相出力Ｑ側における伝達時間と逆相
出力Ｑ側における伝達時間とが必ずしも同じでないこと
により、電流切換回路の切換時にノイズが生じやすい。

この切換時のノイズは、とくに大きな電流２・工０−１
を切り換えたときに顕著に現われる。

例えば、デジタル信号Ｄｉｎが４ビツト（ｎ＝４）であ
って、そのデジタル信号Ｄｉｎの２進値がｒｏ　１１１
Ｊからｒｌ　ＯＯＯＪに変化する場合そのデジタル信号
値の変化は最小幅「１」だけであるが、最上位桁（４ビ
ツト目）のビット値がＯから１に変化することにより、
その最上位桁に対応する定電流回路２−３から流される
最も大きな電流２３・工。の切り換えが行われる。この
大きな電流２°・工。の切り換えに伴って、第９図に示
すように、アナログ信号Ａ　ｏ　ｕ　ｔに大きなノイズ
が生じる。

第１０図は、第８図に示したＤＡ変換器に用いられてい
るラッチ回路４−０〜４−（ｎ−１）の回路構成を示す
。

同図において、（ａ）はラッチ回路４Ｘをシンボル信号
で示したものであって、Ｄはデータ入力、ＣＫはクロッ
ク入力、Ｑ、Ｑはラッチ回路の出力である。

（ｂ）は上記ラッチ回路４Ｘの回路構成を論理ゲートで
示したものであって、ラッチ回路４ＸはＮＡＮＤゲート
４Ａによって組み立られる一種のブリップフロップ型の
保持回路である。

（ｃ）は上記ラッチ回路４Ｘの回路構成をさらに詳細に
示したものであって、ラッチ回路４Ｘは通常のインバー
タＢとゲート端子付インバータ４Ｃとによって構成され
ている。

第１０図に示したラッチ回路４ｘは、クロックＣＫに同
期して入力データＤを保持するとともに、この保持した
データを正相と逆相の面出力Ｑ，Ｑに振り分けて出力す
る。このとき、第１０図の（ｃ）に示す回路では、デー
タＤが正相側の出力Ｑに伝達される迄の間に介在するイ
ンバータ４Ｂ。

４Ｃの数と、データＤが逆相側の出力のに伝達されるま
での間に介在するインバータ４Ｂ，４Ｇの数が互いに異
なっている。このため、データＤがクロックＧＫに同期
して出力に現われるまでの伝達時間は、正相側出力Ｑと
逆相側出力Ｑとの間でずれが生じる。このラッチ回路内
部での伝達時間のずれは、ＤＡ変換器の動作が比較的遅
い場合にはあまり問題とならないが、例えば変換サイク
ルが１０ＭＨｚ以上といったような高速で変換動作を行
うＤＡ変換器では、上記伝達時間のずれによる影響が、
例えば第９図に示したようなノイズとなって大きく現わ
れるようになる。

本発明の目的は、ＤＡ変換器の高速化と低ノイズ化を可
能にする。という技術を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、複数ビットからなるデジタル信号をそれぞれ
正相と逆相に振り分け、この正相と逆相に振り分けられ
たデジタル信号によって電流を出力側と非出力側のいず
れか一方に切り換えることによりＤＡ変換を行わせるに
際し、正相と逆相に振り分けられたデジタル信号のタイ
ミングを一定に揃える回路手段を設ける、というもので
ある。

［作用］ 上記した手段によれば、電流の切換タイミングが一定に
揃うことにより、その切換タイミングのずれに原因する
ノイズが発生しにくくなる。

これにより、ＤＡ変換器の高速化と低ノイズ化を可能に
する、という目的が達成される。

［実施例］ 以下、本発明の好適な実施例を図面を参照しながら説明
する。

なお、図において、同一符号は同一あるいは相当部分を
示すものてする。

第１図は本発明による技術が適用されたＤＡ変換器の概
略構成を示す。

同図に示すＤＡ変換器は複数ビット（４ビツト）のデジ
タル信号をアナログ信号に変換する電流加算型のＤＡ変
換器であって、基準電流源１、複数（５個）の定電流回
路２−０〜２−４からなる定電流回路列２、複数（５個
）の電流切換回路３−０〜３−４からなる電流切換回路
列３、負荷抵抗ＲＬ、複数（５個）のラッチ回路４−θ
〜４−４からなるラッチ回路列４、および入力デジタル
信号Ｄｉｎ（ＤＯ，ＤＩ、　ＤＺ、　Ｄ３）の上位２ビ
ツト（ＤＺ、　Ｄ３）だけをデコードするデコード回路
５などを有する。

同図に示すＤＡ変換器では、先ず、デジタル信号Ｄｉｎ
のビット数よりも１つだけ多く設けられた５つの定電流
回路２−０〜２−４からそれぞれに流される電流工。、
２Ｉ。、４Ｉ。、４Ｉｏ、４１゜を、４ビツトの入力デ
ジタル信号Ｄ　ｉ　ｎ　（Ｄ□−Ｄ３）のデータ値に応
じて負荷抵抗ＲＬ側と接地電位側のいずれか一方に切り
換えて流すことにより、負荷抵抗ＲＬの両端から電圧に
変換されアナログ出力Ａ　ｏ　ｕ　ｔが得られるように
なっている。これにより、複数ビット（４ビツト）の入
力デジタル信号Ｄｉ　ｎ　（Ｄｏ−Ｄ３）がアナログ信
号Ａｏｕｔに変換されるようになっている。

ここで、基準電流源１は、所定の大きさのエミッタ抵抗
Ｒｅが接続されたバイポーラ・トランジスタＴｒｉと、
このバイポーラ・トランジスタＴｒ１のベースに所定の
基準電圧Ｖｒｅｆを与える演算増幅器ＩＡとによって構
成され、基準電圧Ｖｅｒｆとエミッタ抵抗Ｒｅによって
任意に可変設定される基準電流Ｉ。を、カレントミラー
の写像入力側となるｐチャンネルＭＯＳトランジスタＭ
ｐｏに流す。

定電流回路２−０〜２−４はそれぞれ、所定の素子サイ
ズ（Ｗ／Ｉ、：チャンネル＠／チャンネル長）をもつｐ
チャンネル型ＭＯＳトランジスタＭｐ（ＭｐＸｌ、Ｍｐ
Ｘ２．ＭｐＸ４．ＭｐＸ４．ＭＰ×４）によって構成さ
れ、基準電流源１の基準電流Ｉ。がｐチャンネル型ＭＯ
ＳトランジスタＭｐｏを介して行われるカレントミラー
動作で写像されることによって、それぞれのサイズ（Ｗ
／Ｌ）に応じた大きさの定電流Ｉ、、２Ｉ、、４Ｉ、、
４工。、４Ｉｏを電源ｖｃｃから流すようになっている
。

電流切換回路３−θ〜３−４はそれぞれ、互いに相補的
にオン・オフ駆動される一対のｎチャネル型ＭＯＳトラ
ンジスタＭｐＡ、ＭｐＢによって構成され、複数の定電
流回路２−θ〜２−４からそれぞれに流される電流Ｉ。

、　２１．、４１ｏ、　４１．、４　Ｉ。を出力側であ
る負荷抵抗ＲＬと非出力側である接地電位のいずれか一
方に切り換えて流す。

ラッチ回路４−θ〜４−４は、外部からタイミング信号
として与えられるクロックＧＫに同期して動作し、入力
デジタル信号Ｄｉｎ（Ｄｏ〜Ｄ３）の下位側２ビツトデ
ータ（ＤＯ，Ｄｉ）と、入力デジタル信号Ｄｉｎ（Ｄｏ
〜Ｄ３）の上位側２ビツトデータ（ＤＺ、　Ｄ３）をデ
コードして得られる信号Ｄｃｏｕｔ　（Ｄｅｌ、Ｄｃ２
．Ｄｃ３）の計５系統の論理信号（Ｄｏ、　Ｄｉ、　Ｄ
Ｚ、　Ｄ３）をそれぞれ正相と逆相（Ｑ、Ｑ）に振り分
けて出力する。この正相と逆相に振り分けられた信号Ｄ
ｉ　ｎ　（Ｄｏ、　ＤＩ）とＤｃｏｕｔ　（Ｄｅｌ、Ｄ
ｃ２．Ｄｃ３）は、上記電流切換回路３−０〜３−４の
ＭＯ８＋−ランジスタＭｎＡとＭ　ｎ　Ｂを相補的にオ
ン・オフ駆動する。

デコード回路５は、入力デジタル信号Ｄｉｎ（Ｄｏ、　
ＤＩ、　ＤＺ、　Ｄ３）中の上位側２ビツト（ＤＺ、　
Ｄ３）だけを部分的にデコードする。Ｄｃｉｎはそのデ
コード入力、Ｄｃｏｕｔはそのデコード出力であって、
両者の真理値関係を示すと、次の表１のようになる。

表１　デコーダの入出力真理値表 り、下位側２ビツトデータ（Ｄｏ、　ＤＩ）の分による
出力電流は次の表２のようになる。

表２　下位側ビットデータと出力電流 上記衣１において、出力電流（０〜１２１゜）は、３，
４．．５番目の定電流回路２−２．２−３．２４から電
流切換回路３−２．３−３．．３−４を介して負荷抵抗
ＲＬに流される電流である。この出力電流（Ｏ〜１２　
Ｉ。）は、入力デジタル信号Ｄｉｎ　（Ｄｏ、　ＤＩ、
　Ｄ２．　Ｄ３）中の上位２ビツトデータ（Ｄ２．　Ｄ
３）の値に対応するようになっている。

一方、入力デジタル信号Ｄｉｎ　（ＤＯ，ＤＩ、　Ｄ２
、　Ｄ３）中の下位２ビツトデータ（Ｄｏ、　Ｄｉ）は
、デコードされることなく、１，２番目の電流切換回路
３−０．３−１の切換を直接制御する。これによ以上の
ように、表１中に示す出力電流（０〜１２工。）に表２
中に示す出力電流（３〜３工。）を加えた電流（０〜１
５Ｉ。）が負荷抵抗ＲＬに流れるようになっている。こ
の負荷抵抗ＲＬに流れる電流（Ｏ〜１５Ｉ。）は、その
大きさに比例する電圧（０〜１５ＲＬ・工。）に変換さ
れ、この変換された電圧がアナログ信号Ａｏｕｔとして
取り出される。

ここで、入力デジタル信号Ｄｉｎ（Ｄｏ〜Ｄ３）が４ビ
ツトである場合、第８図に示したＤＡ変換器では、４ビ
ツトの入力デジタル信号によって直接電流切換回路の切
換を制御するように構成されているため、４番目の定電
流回路に流す電流の大きさが、基準電流Ｉ。の８倍の大
きさ（８Ｉｏ）を必要としていた。

これに対して、第１図に示したＤＡ変換器では、上述し
たように、入力デジタル信号Ｄｉｎを下位側ビット信号
と上位側ビット信号とに振り分け、下位側ビット信号は
デコード回路５を介さずに電流の加重を行わせる一方、
上位側ビット信号はデコード回路５を介して電流の加重
を行わせるようにしたことにより、１個当りの定電流回
路が流す最も大きな定電流値は、基準電流■。の４倍の
大きさ（４１，）までにすることができるようになって
いる。これにより、電流切換回路によって切り換えられ
る電流の大きさも基準電流■。の４倍以上にすることが
できるようになって、大電流の切換に伴うノイズの発生
を低減させることができるようになる。

第２図は、第１図に示したＤＡ変換器に用いられるラッ
チ回路４−０〜４−４の構成を示す。

同図に追い、（ａ）はラッチ回路４−ｘをシンボル信号
で示したものであって、Ｄはデータ入力、ＣＫはクロッ
ク入力、Ｑ、Ｑはラッチ回路の出力である。

（ｂ）は上記ラッチ回路４−ｘの回路構成をブロックに
分解して示したものであって、ラッチ回路４−ｘは３個
のゲート制御型ラッチ回路４Ｄのよるマスター・スレー
ブ型のフリップフロップによって構成されている。Ｇ、
Ｇはそれぞれゲート制御入力を示す。

（ｃ）は上記ラッチ回路４−ｘの回路構成をさらに詳細
に示したものであって、３個のゲート制御型ラッチ回路
４Ｄはそれぞれ、通常のインバータＢと制御端子付イン
バータ４Ｃとによって構成されている。

第２図に示したラッチ回路４−ｘは、クロックＣＫに同
期して入力データＤを保持するとともに、この保持した
データを正相と逆相の両出力Ｑ、Ｑに振り分けて出力す
る。このとき、同図に示したラッチ回路４−ｘは、デー
タＤが正相側の出力Ｑに伝達されるまでの間に介在する
インバータ４Ｂ。

４Ｃの数と、データＤが逆相側の出力Ｑに伝達されるま
での間に介在するインバータ４Ｂ、４．Ｃの数が互いに
同じになるように動作する。このため、データＤがクロ
ックＧＫに同期して出力に現われるまでの伝達時間は、
正相側出力Ｑと逆相側出力Ｑとの間で同じになる。これ
により、このラッチ回路４−ｘの正相側出力Ｑと逆相側
出力Ｑによって相補的にオン・オフ駆動される上記電流
切換回路３−０〜３−４の切換タイミングが一定に揃っ
て、定電流回路２−０〜２−４から流れる電流加重側と
非加重側への切り換えが大きなノイズを伴わずに円滑に
行われるようになる。

以上のようにして、ラッチ回路４−０〜４−４内に、Ｄ
ｉｎの入力タイミングを一定に揃えるような回路機能を
含ませたことにより、例えば変換サイクルが１００　Ｍ
　Ｈｚ以上といったような超高速で変換動作を行うＤＡ
変換器においても、デジタル信号の伝達時間のずれに原
因するノイズを抑制することができるようになっている
。

第３図は、上述したラッチ回路４−０〜４−４を構成す
るインバータ４Ｂ、４．Ｃの具体的な回路例を示す。

同図において、（ａ）は通常のインバータ回路４Ｂの回
路例を示し、ＣＭＯＳトランジスタ（相補ＭＯＳトラン
ジスタ）　Ｍ　ｐ　１　＋　とＭｎｌによって構成され
ている。ＩＮは入力、ＯＵＴは出力である。

また、（ｂ）は制御端子付インバータ４Ｃの回路例を示
し、２組のＣＭＯ８Ｉ−ランジスタＭｐｌ。

Ｍｐ　２．Ｍｎ　１．Ｍｎ　２によって構成されている
。

Ｇ、Ｇは互いに相補な制御端子であって、この制御端子
Ｇ、Ｇの入力論理レベルによって、出力ＯＵＴに入力Ｉ
Ｎの反転論理が出力される能動状態、出力ＯＵＴがＨ（
高論理レベル）側からもＬ（低論理レベル）側からも切
り離される開放状態、出力がＨ側またはＨ側に固定され
る非能動状態のいずれかを取ることができるようになっ
ている。

第４図は、第１図に示したＤＡ変換器に用いられる定電
流回路２−０〜２−４および電流切換回路３−〇〜３−
４の構成例を素子レイアウトによって示す。

同図において、６Ｇはゲート電極、６Ｓはソース領域、
６Ｄはドレイン領域を示す。同図に示したレイアウト例
では、定電流回路２−ｘをなすｐチャンネル型ＭＯＳト
ランジスタＭｐのドレイン領域６Ｄと電源電位Ｖｃｃと
の間に並列の寄生容量Ｃｐｏが生じる。また、電流切換
回路３−ｘをなすｎチャンネル型ＭＯ８Ｉ−ランジスタ
ＭｎＡ、ＭｎＢのドレイン領域６Ｄと接地電位との間に
並列の寄生容Ｃｎｏが生じる。

第５図は、第１図に示したＤＡ変換器に用いられる定電
流回路２−０〜２−４および電流切換回路３−〇〜３−
４の望ましい構成例を素子レイアウトによって示す。

第４図に示したレイアラ１〜例では、ＭＯＳトランジス
タＭ　ｐ　、　Ｍ　ｎ　Ａ　、　Ｍ　ｎ　Ｅの各ドレイ
ン領域６Ｄに並列の寄生容量Ｃｐｏ、Ｃｎｏが生じてい
た。

これに対して、第５図に示すレイアウト例では、ソース
領域６Ｓを２分割し、この２分割されたソース領域６Ｓ
の間に共通のドレイン領域６Ｄを配置している。この場
合、チャンネル幅Ｗも１／２に分割されるが、分割され
たチャンネル幅のＭＯＳトランジスタが２つ並列に接続
されたのと等価になるため、いわゆるＷ／Ｌによって定
められる特性は、第４図に示したものと等偏曲にほぼ同
じになる。

このようなレイアウト構成により、定電流回路２−ｘ側
のＭＯＳトランジスタＭｐについては、ドレイン領域６
Ｄと電源電位Ｖｃｃとの間に並列に規制する容量が、第
４図の場合に比べて約半分（Ｃｐｏ／２）に減少する。

また、電流切換回路３−ｘ側のＭＯＳトランジスタＭｎ
Ａ、ＭｎＢについてはそれぞれ、ドレイン領域６Ｄと接
地電位との間に並列に寄生する容量が、第４図の場合に
比べて約３分の２（３ＸＣｎｏ／２）に減少する。

これにより、第５図に示した実施例では、並列の寄生容
量によって生じる伝達遅延時定数を小さくすることによ
る動作の一層の高速化が可能になる。

第６図は、定電流回路２−０〜２−４を形成するＭＯＳ
トランジスタの構成例を素子断面によって示す。

同図において、ＭＯＳトランジスタＭ　ｐ＋　Ｍ　ｐ’
のソース・トレイン領域６８，６Ｄを形成するためにイ
オン打込みされるｐ導電性付与型不純物は、有限の距離
から打ち込まれるために、その打ち込み角度を半導体基
板面に対して完全に垂直にすることができない。このた
め、第６図に示すように、共通のソース領域６Ｓの両側
に２つのドレイン領域６Ｄ、６Ｄ’　を振り分けて配置
することにより２つのＭＯＳトランジスタＭｐ、Ｍｐ’
　を形成する断面構造では、一方のドレイン領域６Ｄ側
に形成されるＭＯ８Ｉ−ランジスタＭｐと他方のトレイ
ン領域６Ｄ’側に形成されるＭＯＳトランジスタＭｐ’
　の間に特性のバラツキが生じる。この結果、一方のド
レイン領域６Ｄと他方のドレイン領域６Ｄ′からそれぞ
れに取り出される定電流工。と■。′を同じに揃えるこ
とが難しくなる。

第７図は、定電流回路２−０〜２−４を形成するＭＯＳ
トランジスタの望ましい構成例を素子断面によって示す
。

同図に示す例では、各ＭＯＳトランジスタＭ　Ｐ　＋Ｍ
ｐ’、・・・・がそれぞれに独立のソース領域６Ｓとド
レイン領域６Ｄにもつように形成されている。

この場合、ソース・ドレイン領域６８，６Ｄを形成され
るために行われるｐ導電性付与不純物の打ち込み方向が
半導体基板面に対して必ずしも垂直になっていなくても
、−緒に形成されるＭＯＳトランジスタＭｐ＋ＭＰ’の
間では、イオン打込状態のバラツキが同じように現われ
るようになる。

これにより、例えば同一の素子サイズとなるように設計
された２つのＭＯＳトランジスタＭｐ、Ｍｐ′の場合、
その一方のＭｐによって流される電流Ｉ。と、その他方
ＭｐＩ　によって流される定電流■。′を同じに揃える
ことができるようになる。

このようにして、特性のバラツキをなくすことにより、
ＤＡ変換器の精度を高めることがさらに行いやすくなる
。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

例えば、定電流回路や電流切換回路は、その−部または
全体をバイポーラ・トランジスタを用いて構成するよう
にしてもよい。また、ラッチ回路４−ｘなどをバイポー
ラ・ＣＭＯ８複合型の論理回路で構成すれば、ＭＯＳト
ランジスタだけを用いて構成した場合よりも、大幅な高
速化が可能になる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である並列入力型のＤＡ変
換器に適用した場合について説明したが、それに限定さ
れるものではなく、例えば直列入力型のＤＡ変換器など
にも適用できる。

［発明の効果コ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、ＤＡ変換器の低ノイズ化と高速化を共に達成
することができる、という効果が得られる。

【図面の簡単な説明】

第１図は本発明による技術が適用されたＤＡ変換器の概
要を示す回路図、 第２図（ａ）、（ｂ）、（Ｑ）は第１図に示したＤＡ変
換器に用いられるラッチ回路の構成例を示す図、 第３図（ａ）、（ｂ）は上記ラッチ回路を構成するイン
バータの具体的な回路構成の一例を示す図、 第４図は定電流回路および電流切換回路を構成するＭＯ
Ｓトランジスタのレイアウト構成例を示す図、 第５図は定電流回路および電流切換回路を構成するＭＯ
８Ｉ−ランジスタの望ましいレイアウト構成例を示す図
、 第６図は定電流回路を構成するＭＯＳトランジスタの素
子構造の例を示す断面図、 第７図は定電流回路を構成するＭＯＳ）−ランジスタの
望ましい素子構造の例を示す断面図、第８図は本発明に
先立って検討されたＤＡ変換器の概要を示す回路図、 第９図は第８図に示したＤＡ変換器の変換特性の例を示
すグラフ、 第１０図（ａ）、（ｂ）、（ｃ）は第８図に示したＤＡ
変換器で用いられているラッチ回路の回路構成を示す図
である。 １・・・・基準電流源、２−０〜２−４・・・・定電流
回路、３−０〜３−４．３−ｘ・・・・電流切換回路、
４−０〜４−４．４−ｘ・・・・ラッチ回路、５・・・
・デコード回路、ＲＬ・・・・負荷抵抗、Ｄｉｎ・・・
・デジタル信号、Ａｏｕｔ・・・・アナログ信号。 １（りＺ（り Ｏ ！ Ｏ

Claims (1)

1. 【特許請求の範囲】 １、複数ビットからなるデジタル信号を正相と逆相に分
   け、この正相と逆相に分けられたデジタル信号によって
   、複数の定電流回路からそれぞれに流される電流を出力
   側と非出力側のどちらかに切り換えて流すことにより、
   上記デジタル信号をアナログ信号に変換するＤＡ変換器
   であって、正相と逆相に振り分けられたデジタル信号の
   タイミングを一定に揃えて出力する回路を備えたことを
   特徴とするＤＡ変換器。 ２、正相と逆相に振り分けられたデジタル信号のタイミ
   ングを一定に揃えて出力する回路として、入力データが
   正相側の出力に伝達されるまでの間に介在する論理回路
   の段数と、上記入力データが逆相側の出力に伝達される
   までの間に介在する論理回路の段数とが、互いに同じに
   なるように構成されたラッチ回路を有することを特徴と
   する特許請求の範囲第１項記載のＤＡ変換器。 ３、複数の定電流回路によってそれぞれに流される電流
   を、複数ビットからなるデジタル信号のデータ値に応じ
   て加重することによりデジタル／アナログ変換を行うＤ
   Ａ変換器であって、上記デジタル信号を下位側ビット信
   号と上位側ビット信号とに振り分け、下位側ビット信号
   はデコード回路を介さずに電流の加重を行わせるように
   したことを特徴とする特許請求の範囲第１項記載のＤＡ
   変換器。