JPS60256228A - デイジタル・アナログ変換器 - Google Patents
デイジタル・アナログ変換器Info
- Publication number
- JPS60256228A JPS60256228A JP11073684A JP11073684A JPS60256228A JP S60256228 A JPS60256228 A JP S60256228A JP 11073684 A JP11073684 A JP 11073684A JP 11073684 A JP11073684 A JP 11073684A JP S60256228 A JPS60256228 A JP S60256228A
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- Japan
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- bits
- converter
- phi
- decoder
- driver
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ディジタル・アナログ変換器（以下ＤＡ変換
器と記す）に関し、特に、１チツプＩＣ化に適し、周波
数帯域が２００ＭＨｚ以上の高速ＤＡ変換器に関する。
器と記す）に関し、特に、１チツプＩＣ化に適し、周波
数帯域が２００ＭＨｚ以上の高速ＤＡ変換器に関する。
従来ＯＤＡ変換器としては、例えば、Ｒ，−２几抵抗ラ
ダー形のもの、あるいは、等電流加算形のもの等が用い
られている。特に、第１図に示すようＫ、上位ｍビット
が電流加算形で、下位ｎビットがＲ−２Ｒラダー形の折
衷形が広く使用されている。同図は、（ｍ＋ｎ）ビット
のディジタル人力を加えて、アナログ出力を取出すもの
である。
ダー形のもの、あるいは、等電流加算形のもの等が用い
られている。特に、第１図に示すようＫ、上位ｍビット
が電流加算形で、下位ｎビットがＲ−２Ｒラダー形の折
衷形が広く使用されている。同図は、（ｍ＋ｎ）ビット
のディジタル人力を加えて、アナログ出力を取出すもの
である。
上位ｍビットディジタル入力は、セグメントデコーダに
よシ、（２ＩＴｌ−１）個のスイッチを順次オフ状態か
らオン状態へ切替えていき、ディジタル入カバターンに
応じて、アナログ出力として、０から−（２” １）Ｘ
ＩｏＸ”Ｒ，まｆ（Ｄｌ［値が得られる。下位ｎビット
ディジタル入力は、直接、ｎ個のスイッチを任意にオフ
状態からオン状態に切替えていき、ディジタル入カバタ
ーンに応じて、几−２凡ラダー抵抗網を経由したアナロ
グ出力として、０から−（１−” ）ＸＬ Ｘ”Ｒまで
の２ｎ ３ 電圧値が得られる。このようにして、（ｍ＋ｎ）ピット
のディジタル入力に対応したアナログ出力電圧を精度よ
く取出すことができる。同図のｌ）Ａ変換器の利点は、
次のとおりである。
よシ、（２ＩＴｌ−１）個のスイッチを順次オフ状態か
らオン状態へ切替えていき、ディジタル入カバターンに
応じて、アナログ出力として、０から−（２” １）Ｘ
ＩｏＸ”Ｒ，まｆ（Ｄｌ［値が得られる。下位ｎビット
ディジタル入力は、直接、ｎ個のスイッチを任意にオフ
状態からオン状態に切替えていき、ディジタル入カバタ
ーンに応じて、几−２凡ラダー抵抗網を経由したアナロ
グ出力として、０から−（１−” ）ＸＬ Ｘ”Ｒまで
の２ｎ ３ 電圧値が得られる。このようにして、（ｍ＋ｎ）ピット
のディジタル入力に対応したアナログ出力電圧を精度よ
く取出すことができる。同図のｌ）Ａ変換器の利点は、
次のとおりである。
（１） −上位ｍビットが等電流加算形であるため、上
位ビット切替え時に発生し易いヒゲ状ノイズ、即ちグリ
ッチが少ないこと。
位ビット切替え時に発生し易いヒゲ状ノイズ、即ちグリ
ッチが少ないこと。
（２）等電流回路を作れば良いため、ＩＣ化に当たって
変換積度が良くなる。
変換積度が良くなる。
（ｍ十ローＫ（一定））ピットＤＡ変換器を１チツプＩ
Ｃ化するに当たって、下記のような欠点も生じる。
Ｃ化するに当たって、下記のような欠点も生じる。
（１） デコードドライバは高速なものを要求し、この
ため、高速なものでないときは、デコードドライバ出力
の波形にばらつきが生じ、グリッチの原因となる。
ため、高速なものでないときは、デコードドライバ出力
の波形にばらつきが生じ、グリッチの原因となる。
（２）第１図のドライバは、デコードドライバ及びセグ
メントデコーダの時間遅れを調整するものであるが、こ
の時間合せをすることは困難である。このため、上位ｎ
１ビツトと下位ｎビットの切替りごとにグリッチが生じ
る。
メントデコーダの時間遅れを調整するものであるが、こ
の時間合せをすることは困難である。このため、上位ｎ
１ビツトと下位ｎビットの切替りごとにグリッチが生じ
る。
本発明の目的は、上位がセグメント電流加算形、下位が
ＩＬ−２１％ラダー形のｌ）Ａ変換器において、グリッ
チを小さくすることと変換精度を上けることの両者を同
時かつ有効に実現する回路を提供することにある。
ＩＬ−２１％ラダー形のｌ）Ａ変換器において、グリッ
チを小さくすることと変換精度を上けることの両者を同
時かつ有効に実現する回路を提供することにある。
本発明は、上位ｍビットの電流スイッチにラッチを設け
ることにより、デコードドライバのばらつきにより生じ
たグリッチを除去するものである。
ることにより、デコードドライバのばらつきにより生じ
たグリッチを除去するものである。
すなわち、上位ｍビットがセグメントＩＩｔｔ１１．加
算形・下位ｎビットが）Ｌ−２Ｒラダー形のＤＡ変換器
において、セグメントデコーダとラッチ回路を一体化し
た回路構成としたものである。
算形・下位ｎビットが）Ｌ−２Ｒラダー形のＤＡ変換器
において、セグメントデコーダとラッチ回路を一体化し
た回路構成としたものである。
以下、本発明の一実施例を第２図により説明する。同図
は、ｍ＝３の場合のデコードドライバ３個と、７個のセ
グメントデコーダとラッチ回路の一部を示したものであ
る。本図のタイミングを説明したものが、第３図である
。第２図と第３図により、本発明の構成と動作を説明す
る。上位３ビツト入力、すなわち、ＭＳＢ（ＭＳＢ）・
２ビツト（２ビツト）−３ビツト（３ビツト）ヲテコー
ドドライバに印加する一ｎ−Ｉ、Ｒム２．ルム３゜ＲＢ
ｌ ｌ 几Ｂ２＋几１１３．ＨＩＣＩＩ几ｃ２． Ｒ
ｃ３により、Ａ、Ｂ、Ｃの高レベルは異なり、低レベル
は同程度にすることができる。Ａ、、Ｂ、ＣとＡ、Ｂ、
Ｃとの各レベルとＶＲにより、ＳＷＩ、ＳＷ２゜ＳＷ３
・・・・・・が順次出力段の電流スイッチをオンしてい
く。Ａ、Ｂ、ＣとＡ、Ｂ、Ｃは、Ｒ，４Ｉ。
は、ｍ＝３の場合のデコードドライバ３個と、７個のセ
グメントデコーダとラッチ回路の一部を示したものであ
る。本図のタイミングを説明したものが、第３図である
。第２図と第３図により、本発明の構成と動作を説明す
る。上位３ビツト入力、すなわち、ＭＳＢ（ＭＳＢ）・
２ビツト（２ビツト）−３ビツト（３ビツト）ヲテコー
ドドライバに印加する一ｎ−Ｉ、Ｒム２．ルム３゜ＲＢ
ｌ ｌ 几Ｂ２＋几１１３．ＨＩＣＩＩ几ｃ２． Ｒ
ｃ３により、Ａ、Ｂ、Ｃの高レベルは異なり、低レベル
は同程度にすることができる。Ａ、、Ｂ、ＣとＡ、Ｂ、
Ｃとの各レベルとＶＲにより、ＳＷＩ、ＳＷ２゜ＳＷ３
・・・・・・が順次出力段の電流スイッチをオンしてい
く。Ａ、Ｂ、ＣとＡ、Ｂ、Ｃは、Ｒ，４Ｉ。
Ｒｉｌ、 Ｒｃｌ 等とトランジスタの寄生容量により
、立上シおよび立下り波形が悪くなっている。立上りお
よび立下り波形の時定数が大きくなる程、出力段のアナ
ログ出力波形にグリッチが生じる。グリッチを除去する
ために、φ、φによりトランジスタ４個によるラッチ回
路をオン・オフさせて、上記時定数の感化によるグリッ
チの発生を押えることができる。デコードドライバの出
力波形の立上り・立下り時間をＴ２とすると、ラッチ回
路のクロックφ、φは、立上り・立下妙時にホールドモ
ードにあり、そうでない時にサンプルモードになるよう
にする。ラッチ回路がホールドモードからサンプルモー
ドに切替わった瞬間から、５Ｗ１（ＳＷＩ ）等が整定
する捷での時間をτ、とする。
、立上シおよび立下り波形が悪くなっている。立上りお
よび立下り波形の時定数が大きくなる程、出力段のアナ
ログ出力波形にグリッチが生じる。グリッチを除去する
ために、φ、φによりトランジスタ４個によるラッチ回
路をオン・オフさせて、上記時定数の感化によるグリッ
チの発生を押えることができる。デコードドライバの出
力波形の立上り・立下り時間をＴ２とすると、ラッチ回
路のクロックφ、φは、立上り・立下妙時にホールドモ
ードにあり、そうでない時にサンプルモードになるよう
にする。ラッチ回路がホールドモードからサンプルモー
ドに切替わった瞬間から、５Ｗ１（ＳＷＩ ）等が整定
する捷での時間をτ、とする。
τ３とτ２は重ならないように、φ、φを決めておく。
上位ｍビットは、３ビツトの場合を説明しているが、一
般的にｍは小さい程トランジスタによる寄生容量を小さ
くでき、また、デコードドライバ出力の立上り・立下り
とＶＲレベルとの比較時の時間差が小さくなる。ラッチ
回路は、比較時の時間差に基づくグリッチおよびＦＬ−
２Ｒラダの重みの違いに基づくグリッチの両者の除去に
役立つ。
般的にｍは小さい程トランジスタによる寄生容量を小さ
くでき、また、デコードドライバ出力の立上り・立下り
とＶＲレベルとの比較時の時間差が小さくなる。ラッチ
回路は、比較時の時間差に基づくグリッチおよびＦＬ−
２Ｒラダの重みの違いに基づくグリッチの両者の除去に
役立つ。
また、φ、φは、第１図のドライバ及びセグメントデコ
ーダとの時間差を合せるよう調整できる。
ーダとの時間差を合せるよう調整できる。
本発明によれば、次のような効果がある。
（１）デコードドライバの出力波形のばらつきに基づく
グリッチを除去することができる。
グリッチを除去することができる。
（２）上位ｍビットと下位ｎビットとの切替りに基づく
ダリツチを除去することができる。
ダリツチを除去することができる。
第１図は、従来及び本発明によるＤＡ変換器を説明する
要部回路図、第２図は、本発明によるＤＡ変換器の主要
部分を示す回路図、第３図は。
要部回路図、第２図は、本発明によるＤＡ変換器の主要
部分を示す回路図、第３図は。
Claims (1)
- ディジタルデータ入力手段、ディジタルデータを入力と
する回路において、その出力の各々の低レベルが同程度
のレベルで、高レベルが最上位ビットから最下位ビット
に向って順次低くなるような入力回路、この入力回路の
出力信号により制御されるデコード回路、デコード回路
からの１０進符号化されたディジタル出力により選択的
にスイッチングされる定電流源、選択された定電流を加
算してアナログ電流出力として取出す手段から成るセグ
メント形ディジタルφアナログ変換器において、上記デ
コーダー回路にラッチ機能を持たせたことを特徴とする
ディジタル・アナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11073684A JPS60256228A (ja) | 1984-06-01 | 1984-06-01 | デイジタル・アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11073684A JPS60256228A (ja) | 1984-06-01 | 1984-06-01 | デイジタル・アナログ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60256228A true JPS60256228A (ja) | 1985-12-17 |
Family
ID=14543213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11073684A Pending JPS60256228A (ja) | 1984-06-01 | 1984-06-01 | デイジタル・アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60256228A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63133720A (ja) * | 1986-10-06 | 1988-06-06 | ブルックトリー コーポレーション | デジタル値をアナログ値へ変換する装置 |
| JPH0255421A (ja) * | 1988-08-20 | 1990-02-23 | Hitachi Ltd | Ｄａ変換器 |
| JPH02105727A (ja) * | 1988-10-14 | 1990-04-18 | Nec Corp | Ｄ／ａ変換器 |
| EP0600498A1 (en) * | 1992-12-02 | 1994-06-08 | Nec Corporation | Circuit for driving liquid crystal device |
-
1984
- 1984-06-01 JP JP11073684A patent/JPS60256228A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63133720A (ja) * | 1986-10-06 | 1988-06-06 | ブルックトリー コーポレーション | デジタル値をアナログ値へ変換する装置 |
| JPH0255421A (ja) * | 1988-08-20 | 1990-02-23 | Hitachi Ltd | Ｄａ変換器 |
| JPH02105727A (ja) * | 1988-10-14 | 1990-04-18 | Nec Corp | Ｄ／ａ変換器 |
| EP0600498A1 (en) * | 1992-12-02 | 1994-06-08 | Nec Corporation | Circuit for driving liquid crystal device |
| US5617111A (en) * | 1992-12-02 | 1997-04-01 | Nec Corporation | Circuit for driving liquid crystal device |
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