JPH0255438A - 簡易積分式のｄｐｌｌ位相制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔（既要〕 データ速度の変換などに用いられるエラスティックメモ
リの書込クロックと読出クロックの位相比較により、発
生する読出クロックの位相をディジタル的にループ制御
しロックして出力する所謂ＤＰＬＬ回路に関し、 該叶ＬＬ回路の位相比較出力を積分して位相進み制御信
号と位相遅れ制御信号とを出力するディジタル式位相制
御回路の簡易化を目的とし、エラスティックメモリのＮ
段の読出カウンタの初段出力ＲφＩとＮ段の書込カウン
タの初段出力弱φ１の位相を比較する位相比較器の出力
の位相比較出力ｐｃｏを読出カウンタの初段出力Ｒφ１
の前後の最終段出力Ｒφ８と第２段出力Ｐφ２により夫
々取り込むフリップフロップと、該フリップフロップの
出力を更にマスタクロックＭＳＫの周波数の半分の周波
数をもち位相差πの２クロツクから選択した２分周クロ
ックＭＣＫ　２により夫々１クロック分だけ取り込むフ
リップフロップからなる位相制御回路を具え、通常は該
位相制御回路に、読出カウンタの最終段出力Ｒφ８によ
り位相比較出力ｐｃｏのレベル“Ｉ、″を取り込み、第
２段出力Ｐφ２により出力ＰＣＯの反転信号のレベル″
１１”を取り込み無制御であるが、最終段出力Ｒφ８に
より出力ＰＣＯのレベル“１１′を取り込んだ時はＤＩ
’ＬＬに位相遅らせ制御を行い、第２段出力Ｒφ２によ
り出力ｐｃｏの反転信号のレベル“”　Ｌ　”を取り込
んだ時はＤＰＬＬに位相進ませ制御を行うように構成す
る。

〔産業上の利用分野〕

本発明はデータ通信のデータ速度の変換などに用いられ
るエラスティックメモリの書込クロックと読出クロック
の位相比較により、発生する読出クロックの位相をディ
ジタル的にループ制御しロックして出力するディジタル
式位相ロックループ、所謂叶ＬＬ回路に係り、特にＤＰ
ＬＬ回路の位相比較出力を積分して位相進み信号と位相
遅れ信号とを出力するディジタル式位相制御回路の簡易
化に関する。

〔従来の技術〕

エラスティックメモリの読出クロックをＤＰＬＬにより
発生する場合の位相制御方式は、従来、第４図のブロッ
ク図に示す如く、エラスティックメモ１月ＯＡを構成す
るＮ段うッチ１１八が、入力する低速のＮ個の書込デー
ター。ＡＴＡを、その書込クロック−ＣＬＫをＮ段のリ
ングカウンタ１３＾により計数して得られたＮ個のアド
レスにより１段づつ順次Ｎ段に書込み、該書込んだデー
タを以下に述べるＤＰＬＬ回路１００Ａにより発生した
クロックを読出クロックＲｃｍとし計数するＮ段のリン
グカウンタ１４Ａの計数値から得られたＮ個のアドレス
により、１段づつ書込順序で順次にＮ段に読出して入力
Ｎ／出力１のＮ−１セレクク１２Ａへ入力し、該セレク
タ１２Ａにてその１人力を選択して出力する。

その場合、ＤＰＬＬ回路１００＾の位相比較器であるＳ
−ＲラッチＩＡが、書込用のＮ段のリングカウンタ１３
Ａの初段出力−φ１を「端子に入力してリセソトシたの
ち読出用のＮ段のリングカウンタ１３Ａの初段出力Ｒφ
１をＳ端子に入力してその２人力の位相差を比較出力Ｐ
ＣＯとして０出力端から出力し、例えばアップダウンカ
ウンタ２Ａへ入力する。　アンプダウンカウンタ２＾は
、エラスティックメモリ１〇への所要の読出クロックＲ
ＣＬＫの周波数ｆの整数倍２ｎの固定周波数２ｎｆで発
振する固定発振器５Ａの出力をマスタクロックＭＣＫと
してＣＫ端子に入力して計数し、その計数結果が予め設
定した闇値を越えた場合に位相進ませ制御パルスのキャ
リーＣＯを出力し、該闇値に満たない場合に位相遅らせ
制御パルスのボロアＢＲを出力して、夫々、オア回路３
Ａへ送出する。オア回路３Ａは両市内のオアをとり、２
分周器４八にて２分周した出力をクロック選択信号Ｓと
して２−１セレクタ９Ａを制御する。

２−１セレクタ９八は、前記固定発振器５Ａの出力のマ
スタクロックＭＣＫを反転器６Ａにて反転したのち２分
周器７Ａにて２分周した分周出力の正出力０と位相反転
した負出力Ｏを夫々、アンド回路８１八とアンド回路８
２Ａにて該マスタクロックＭＣＫとアンド処理した０相
出力ＣＫＯとπ相出力ＣＫ　πの２出力を入力し前記２
分周器４Ａの出力Ｓにより、その何れか一方を選択する
が、常時ばアップダウンカウンタ２＾の位相進ませ制御
パルスのキャリーＣＯを２分周して得た選択信号Ｓによ
り、π相出力ＣＫπを選択して２分周したマスタクロッ
クＭＣＫ　２として出力アンド回路１０Ａへ出力する。

そしてオア回路３Ａが位相遅らせ制御パルスのボロアＢ
Ｒを出力した場合は、該ポロアＢｌ？を反転器１１Ａに
て反転した信号と、π相出力ＣＫ　πを選択した２分周
したマスタクロックＭＣＫ　２とを出力アンド回路１０
Ａへ入力して位相進ませ時の出力のπ相出力ＣＫ　πの
相当パルスを除去し、位相遅らせ時の出力としてｎ分周
器２ＯＡへ出力する。そしてｎ分周器２ＯＡの出力のｎ
分周信号、即ち元のマスタクロックＭＣＫを２ｎ分周し
た周波数ｆのクロックを、エラスティックメモリ１０Ａ
の所要の読出クロックＲｃｍとして読出用のＮ段のリン
グカウンタ１３Ａへ供給して読出アドレスを発生し、エ
ラスティックメモリ１〇へのセレクタ１２Ａによりマス
ククロックＭＣＫに位相ロックされた読出データＲＤＡ
ＴＡを得る構成になっている。

〔発明が解決しようとする課題〕

従来のＤＰＬＬ位相制御方式は、上述の如く、エラステ
ィックメモ１月峰へ入力する低速データＷ　ＤＡＴＱの
書込クロックＷＣ１，にのカウンタ１３への初段出力Ｈ
φ１と、読出クロックＲＣ１１のカウンタ１４Ａの初段
出力Ｒφ１との位相差を立上りで動作するＳ、−Ｒラッ
チＩＡにより求め、該Ｓ−ＲラッチＩＡの０出力端にお
ける位相比較出力ｐｃｏにより、読出クロックＲＣＬＫ
の位相制御をＤＰＬＬで行う、即ち、該位相比較出力Ｐ
ＣＯによりマスタクロックＭＳＮを、例えばアンプダウ
ンカウンタ２Ａを積分回路として計数積分し、所定の闇
値に対する大小の判定結果により、位相の進ませ／遅ら
せ制御を行っている。この場合、積分回路としてのアッ
プダウンカウンタ２Ａは、エラスティックメモリ１０Ａ
の所定の読出クロックの一定周期１／ｆにおける、比較
出力ｐｃ　ｏのレベル“「“Ｌ”の夫々の時間幅を計数
するが、その計数パルスの幅が１／２ｆｎのマスタクロ
ックＭＣＫを計数する為にその計数のためのハード規模
が大きくなるという問題がある。又、図示しないが、低
速データの積分回路として、通常は高速データを扱うア
ナログ式の時定数ＣＨにより積分を行って制御する場合
は、その時定数ＣＲが大きくなりその設定が難しいとい
う問題がある。

本発明は低速データの積分回路として通常に用いられる
ディジタル式の積分回路を簡易化した簡易積分式のＤＰ
ＬＬ位相制御方式を提供することを課題とする。

〔課題を解決するための手段〕

この課題は、エラスティックメモリのＮ段の読出カウン
タの初段出力Ｒφ１とＮ段の書込カウンタの初段出力−
φ１の位相を比較する位相比較器の出力の位相比較出力
ｐｃｏを読出カウンタの初段出力Ｒφ１の前後の最終段
出力Ｒφ８と第２段出力Ｒφ２により夫々取り込むフリ
ップフロップと、該フリップフロップの出力を更にマス
タクロックＭＳＫの周波数の半分の周波数をもち位相差
πの２クロツクから選択した２分周クロックＭＣＫ　２
により夫々１クロック分だけ取り込むフリップフロップ
からなる位相制御回路を具え、通常は該位相制御回路に
、読出カウンタの最終段出力Ｒφ８により位相比較出力
ｐｃｏのレベル“Ｌ”を取り込み、第２段出力Ｒφ２に
より出力ｐｃｏの反転信号のレベル”Ｈ”を取り込み無
制御であるが、最終段出力Ｒφ８により出力ｐｃｏのレ
ベルパ１１”を取り込んだ時はＤＩ’ＬＬに位相遅らせ
制御を行い、第２段出力Ｒφ２により出力ｐｃｏの反転
信号のレベル“Ｌ”を取り込んだ時はＤＰＬＬに位相進
ませ制御を行うように構成する本発明の簡易積分式のＤ
ＰＬＬ位相制御方式より解決される。

本発明の簡易積分式のＤＰＬＬ位相制御方式の構成を示
す第１図の原理図において、 １０は、書込んだデータを別クロックで書込順に読出ず
エラスティックメモリであり、ラッチ１１とセレクタ１
２から成る。

１１　は、書込クロックＷｃｍを計数するＮ段の書込カ
ウンタ１３の出力をアドレスとしてＮ個の書込データー
ＤＡＴＡを書き込み一時記憶するランチである。

１２は、ラッチ１１に書き込んだデータを別の読出クロ
ックＲＣ１ｌを計数するＮ段の読出カウンタ１４の出力
を選択信号Ｓとして書込順に読出し入力してその１人力
を選択するセレクタである。

Ｉ３は、書込クロックＷ　ＣＬＸを計数するＮ段の書込
カウンタである。

１４は、読出クロックＲＣＬＫを計数するＮ段の読出力
ランクである。

１００は、ディジタル式の位相ロックループＤＰＬＬで
ある。

１は、エラスティックメモリ１０のセレクタ１２の選択
信号Ｓを作るＮ段の読出カウンタ１４の初段出力Ｒφ１
とラッチ１１の書込アドレスを作るＮ段の書込カウンタ
の出力Ｗφ１の夫々の立上りで位相比較し位相比較出力
ｐｃｏを出力する位相比較器である。

２は、位相比較器１の比較出力ｐｃｏの反転器２５によ
る符号反転出力を、読出カウンタ１４の初段出力Ｒφ１
の１クロツク後の第２段出力Ｒφ２により取り込むフリ
ップフロップ２２と、位相比較器１の出力ＰＣＯをその
まま、１クロツク前の最終段出力縁φ８により取り込む
フリップフロップ２１と、該フリップフロップ２２．２
１の夫々のΩ出力を後記のマスタクロックＭＣＫを２分
周した２分周クロックＭＣＪ　２により取り込むフリッ
プフロップ２４．２３から成り、前記位相比較器の比較
出力ｐｃｏから位相進ませ信号ＣＯまたは位相遅らせ信
号ＢＲを得る位相制御回路である。

３は、位相制御回路２の出力の、位相進ませ信号ＣＯと
位相遅らせ信号ＢＲを入力してオア処理するオアゲート
である。

４は、オアゲート３の出力の周波数を２逓分する２分周
器である。

５は、エラスティックメモリ１０のセレクタ１２の選択
信号Ｓを作る読出カウンタ１４へ供給する所要の読出ク
ロックＲＣＬＫの周波数ｆの整数倍２ｎの周波数２ｎｆ
のマスタクロックＭＳＮを発生するマスタクロック発生
器であり、６は符号反転器である。

７は、マスタクロック発生器５の出力のマスタクロック
ＭＳＫを符号反転器６にて符号反転して入力し周波数を
２逓分する２分周器である。

８Ｌ８２は、２分周器の出力口１反転出力Ｑを、前記マ
スタクロック発生器５の出力のマスタクロックＭＳＫに
よりゲート処理して、周波数がマスタクロックＭＳＮの
周波数の１／２であって位相差がπであるクロックＣＫ
　ＯとクロックＣＫπを出力するアンドゲートである。

９は、アントゲ−１−８Ｌ８２の出力のクロックＣＫＯ
とクロックＣＫπを入力し、前記２分周器４の出力を選
択信号Ｓとしてその一方を選択し、周波数がマスタクロ
ックＭＳＫの周波数２ｎｆの１７２である周波数ｎｆの
２分周クロックＭＳＫ　２を出力する選択器である。

１０は、選択器９の出力の２分周クロックＭＳＫ　２を
前記位相制御回路２の出力の位相遅らせ信号ＢＲの反転
器１１による符号反転信号によりアンド処理する出力ゲ
ートである。

２０は、出力ゲート１０の出力の周波数ｎｆの２分周ク
ロックをｎ分周して所要の周波数ｆのクロックを得るｎ
分周器である。

そして、通常は、位相制御回路２は、そのフリップフロ
ップ２１が位相比較出力ＰＣＯのレベル“Ｌ″を取り込
み、フリップフロップ２２が反転したレベル“■”を取
り込んでフリップフロップ２３が位相進ませ信号ＣＯを
出力し、フリップフロップ２４が位相遅らせ信号ＢＲを
出力し無制御となり、その時に、選択器９は、繰返周波
数がマスタクロックＭＳＫの周波数２ｎｆの１７２の周
波数ｎｆであってマスタクロックＭＳＮの１個のパルス
を追加した位相の進んだ２分周クロックＭ（Ｊ　２を選
択するように構成する。

〔作用〕

位相比較器１は、エラスティックメモ１月０のセレクタ
１２の選択信号Ｓを作るＮ段の読出カウンタ１４の初段
出力Ｒφ１とラッチ１１の書込アドレスを作るＮ段の書
込カウンタの初段出力Ｗφ１の夫々の立上りで位相比較
してその比較出力ＰＣＯを位相制御回路２へ出力する。

位相制御回路２のフリップフロップ２１は、位相比較器
１からの比較出力ＰＣＯをそのままＤ端に人力し、Ｎ段
の読出カウンタ１４の初段出力Ｒφ１の１クロツク前の
最終段出力ＲφＮをＣＫ端に入力して取り込み、その口
出力をフリップフロップ２３のＤ端に入力する。そして
フリップフロップ２３のＣＫ端に入力される２分周クロ
ックＭＣＫ　２により、２分周クロックＭＣＩ　２の１
クロック分だけ出力して位相進ませ信号ＣＯを０端から
オアゲート３へ出力する。

位相制御回路２のフリップフロップ２２は、位相比較器
１からの比較出力＋１ｃｏの反転器２５による反転符号
をＤ端に入力し、Ｎ段の読出カウンタ１４の初段出力Ｒ
φ１の１クロツク後の第２段出力Ｒφ２をＣＫ端に人力
して取り込み、その口出力をフリップフロップ２４のＤ
端に入力する。そしてフリップフロップ２４のＣＫ端に
入力される２分周クロックＭＣＫ　２により、２分周ク
ロックＭＣＫ　２の１クロック分だけ出力して位相遅ら
せ信号８ＲをＱ端からオアゲート３へ出力する。

オアゲート３は、位相制御回路２の出力の、位相進ませ
信号ＣＯと位相遅らせ信号ＢＲを入力してオア処理し、
そのゲート出力を２分周器４で周波数を２分周し、該分
周出力をクロック選択信号Ｓとして選択器９へ供給する
。しかし、通常は、オアゲート３の出力は零で何も出力
せず無制御である。

一方、マスタクロック発生器５は、エラスティックメモ
１月０のセレクタ１２の選択信号Ｓを作る読出カウンタ
１４へ供給する、所要の読出クロックＲｃＬｘの周波数
ｆの整数倍２ｎの周波数２ｎｆのマスタクロックＭＳＮ
を発生し、２分周器７とアントゲ−）８１．８２へ出力
する。

２分周器７は、マスタクロック発生器５の出力のマスタ
クロックＭＳＫを反転器６にて符号反転して入力し周波
数を２逓分して、周波数がマスタクロックＭＳＫの半分
の正出力Ｑと符号反転した位相差πの反転出力口をアン
ドゲート８１とアンドゲート８２へ出力する。

アントゲ−）８１．８２は、２分周器の出力Ｑと反転出
力口を、前記マスタクロック発生器５の出力のマスタク
ロックＭＳＫによりゲート処理して、周波数がマスタク
ロックＭＳＫの周波数の１７２であって位相差がπであ
るクロックＣＫＯとクロックＣＫπを発生して選択器９
へ出力する。

選択器９は、アントゲ−１−８１，８２の出力のクロッ
クＣＫ　ＯとクロックＣＫπを人力し、前記の位相制御
回路２の出力の２分周器４の出力の選択信号Ｓによりそ
の一方を選択する。そして、通常は繰返周波数がマスタ
クロックＭＳＫの周波数２ｎｆの１７２である周波数ｎ
ｆであってマスタクロックＭＳＮの１個のパルスを追加
した位相の進んだ２分周クロックＭＣＫ　２を選択し出
力ゲート１０へ出力する。

出力ゲー目０は、選択器９の出力の２分周クロックＭＳ
Ｋ　２を前記位相制御回路２の出力の位相遅らせ信号Ｂ
Ｒの反転器１１による符号反転信号によりアンド処理し
、位相制御回路２のフリップフロップ２１が位相比較器
１の比較出力ｐｃｏのレベル″Ｌ″を入力し、フリップ
フロップ２２が位相比較器１の比較出力ＰＣＯのレベル
”Ｌ″を反転したレベル“■”を入力する通常の場合は
、マスタクロックＭＳＫの２分周出力にマスタクロック
ＭＳＫの１個のパルスを追加した位相の進んだ２分周ク
ロックＭＣＫ　２をｎ分周器２０へ出力するが、位相制
御回路２のフリップフロップ２１が位相比較器１の比較
出力ＰＣＯのレベル“Ｈ″を入力し、フリップフロップ
２２が位相比較器１の比較出力ＰＣＯのレベル“Ｈ″を
反転したレベル“Ｌ”を入力する異常の場合は、位相制
御回路２の出力の位相遅らせ信号ＢＲの符号が反転器１
１により反転され出力ゲーＮＯにて１クロツクだけゲー
トオフして位相の進んだ２分周クロックＭＣＫ２からマ
スタクロックＭＳＫの１個のパルスを除去して位相の遅
れ制御を受けた２分周クロックをｎ分周器２０へ出力す
る。

以上の如く、本発明の簡易積分式のＤＰＬＬ位相制御方
式の位相制御回路２は、エラスティックメモリ１０の読
出カウンタ１４の出力Ｒφ１．　Ｒφ９を直接利用して
位相比較出力ｐｃｏを制御するので回路規模が縮小され
簡易化されて問題は解決される。

〔実施例〕

第２図は本発明の実施例の簡易積分式のＤＰＬＬ位相制
御方式の構成を示すブロック図であり、第３図はその動
作を説明するためのタイムチャートである。

第２図のブロック図における番号■■などは第３図のタ
イムチャートの番号■■などに対応する。

第２図のブロック図において、位相比較器ｌはＳＲフリ
ップフロップで構成され、エラスティックメモリ１０の
セレクタ１２の選択信号Ｓを作るＮ段の読出カウンタ１
４の初段出力Ｒφ１■とラッチ１１の書込アドレスを作
るＮ段の書込カウンタ１３の初段出力見φ１■の夫々の
立上りで位相比較してその比較出力ｐｃｏ■を０出力端
から位相制御回路２へ出力する。

位相制御回路２のフリップフロップ２１２２．２３２４
はＤフリップフロップで構成され、フリップフロップ２
１は、位相比較器１からの比較出力ｐｃｏ■をそのまま
Ｄ端に入力し、Ｎ段の読出力ランク１４の初段出力Ｒφ
１■　のＩクロック前の最終段出力Ｒφ８■をＣＭ端に
入力して取り込み、その０出力をフリップフロップ２３
のＤ端に入力する。そしてフリップフロップ２３のＣＫ
端に入力される２分周クロックＭＣＩ　２により、２分
周クロックＭＣＩ　２の１クロツク分だけ出力して位相
進ませ信号ＣＯ■八を０端からオアゲート３へ出力する
。

位相制御回路２のフリップフロップ２２は、位相比較器
１からの比較出力ｐｃｏの反転器２５による反転符号を
Ｄ端に入力し、Ｎ段の読出カウンタ１４の初段出力Ｒφ
１■の１クロンク後の第２段出力Ｒφ２■をＣＫ端に人
力して取り込み、そのＱ出力をフリップフロップ２４の
Ｄ端に入力する。そしてフリップフロップ２４のＣＫ端
に人力される２分周クロックＭＣＫ　２により、２分周
クロックＭＣＫ　２の１クロツク分だけ出力して位相遅
らせ信号Ｂｌ？■Ｂを０端からオアゲート３へ出力する
。

オアゲート３は、位相制御回路２の出力の、位相進ませ
信号ＣＯと位相遅らせ信号ｎＲを人力してオア処理し、
そのゲート出力を２分周器４で周波数を２分周し、該分
周出力をクロック選択信号Ｓとして選択器９へ供給する
。しかし、通常は、オアゲート３の出力は零で何も出力
せず無制御である。

一方、マスタクロック発生器５は、エラスティックメモ
リ刊の読出カウンタ１４へ供給する、所要の読出クロッ
クＲＣＬｌｌの周波数ｆの整数倍２ｎの周波数２ｎｆの
マスタクロックＭＳＫ■を発生し、２分周器７とアンド
ゲート８１，８２へ出力する。

２分周器７は、マスタクロック発生器５の出力のマスタ
クロックＭＳＫ■を反転器６にて符号反転して人力し周
波数を２逓分して、周波数がマスタクロックＭＳＫの半
分の正出力０と符号反転した位相差πの反転出力口をア
ンドゲート８１とアンドゲート８２へ出力する。

アントゲ−）８１．８２は、２分周器の出力０と反転出
力０を、前記マスタクロック発生器５の出力のマスタク
ロックＭＳＫ■によりゲート処理して、周波数がマスタ
クロックＭＳＮの周波数の１７２であって位相差がπで
あるクロックＣＫＯ■とクロックＣＫπ■を発生して選
択器９へ出力する。

選択器９は、アンドゲート８Ｌ８２の出力のクロックＣ
Ｋ　Ｏ■とクロックＣＫπ■を入力し、前記の位相制御
回路２の出力の２分周器４の出力の選択信号Ｓ［相］に
よりその一方を選択する。そして、通常は繰返周波数が
マスタクロックＭＳＫの周波数２ｎｆの１／２である周
波数ｎｆであってマスタクロックＭＳＫの１個のパルス
を追加した位相の進んだ２分周クロック＠　ＭＳＫ２を
選択し出力ゲート１０へ出力する。

出力ゲート１０は、選択器９の出力の２分周クロック０
Ｍ５Ｋ　２を前記位相制御回路２の出力の位相遅らせ信
号ＢＲ■Ｂの反転器１１による符号反転信号によりアン
ド処理する。そして、■の如く位相制御回路２のフリッ
プフロップ２１が位相比較器１の比較出力ＰＣＯのレベ
ル゛′Ｌ”を入力し、フリップフロップ２２が位相比較
器ｌの比較出力ＰＣＯのレベル“′Ｌ”を反転したレベ
ル゛■”を入力する通常の場合は無制御で、マスタクロ
ックＭＳＫの２分周出力にマスタクロックＭＳＫの１個
のパルスを追加した位相の進んだ２分周クロック■をｎ
分周器２０へ出力するが、■への如く、位相制御回路２
のフリップフロップ２１が位相比較器１の比較用ノ月１
ｃｏのレベル“Ｈ”を取り込む場合は■への如（、ＭＣ
Ｋパルス幅の位相進ませ制御パルスを発生し、■Ｂの如
く、フリップフロップ２２が位相比較器１の比較出力Ｐ
ＣＯのレベル“＋１”を反転したレベル“Ｌ″を取り込
む場合は、■Ｂの如＜、ＭＣＫパルス幅の位相遅らせ制
御パルスを発生し、位相制御回路２の出力の位相遅らせ
信号Ｂｌ？の符号が反転器１１により反転され出カケ−
１・１０にて１クロツクだけゲートオフして位相の進ん
だ２分周クロック■からマスタクロックＭＳＮの１個の
パルスを除去して位相の遅れ制御を受けた２分周クロッ
ク＠をｎ分周器２０へ出力する。

以上の如く、第２図の本発明の実施例の簡易積分式のＤ
　Ｐ　Ｌ　Ｌ位相制御方式は、その位相制御回路２が、
エラスティックメモリ１０の読出カウンタ１４の出力Ｒ
φ１＋１φ８を直接利用して位相比較出力ｐｃｏを制御
するので回路規模が縮小され簡易化され゛ζ問題は無い
。

〔発明の効果〕

以上説明した如く、本発明によれば、ＤＰＬＩ、の位相
制御回路が、エラスティックメモリの読出カウンタの出
力を直接利用して位相比較器の比較出力を制御するので
回路規模が縮小され簡易化される他に、エラスティック
メモリの段数やビットレートの変更に対して回路構成の
変更を少しで対応できる効果が得られる。

【図面の簡単な説明】

第１図は本発明の簡易積分式のＤＰＬＬ位相制御方式の
構成を示す原理図、 第２図は本発明の実施例の簡易積分式のＤＰＬＬ位相制
御方式の構成を示すプロ・７り図、第３閏は本発明の実
施例の動作を説明するためのタイムチャート、 第４図は従来のＤＰＬＬ位相制御方式のブロック図であ
る。 図において、

Claims (1)

1. 【特許請求の範囲】 書込クロック（Ｗ＿Ｃ＿Ｌ＿Ｋ）を計数するＮ段の書込
   カウンタ（１３）の出力をアドレスとしラッチ（１１Ａ
   ）にＮ個の書込データ（Ｗ＿Ｄ＿Ａ＿Ｔ＿Ａ）を書き込
   み、別の読出クロック（Ｒ＿Ｃ＿Ｌ＿Ｋ）を計数するＮ
   段の読出カウンタ（１４）の出力を選択信号としてセレ
   クタ（１２Ａ）により書込順に読出データ（Ｒ＿Ｄ＿Ａ
   ＿Ｔ＿Ａ）を読み出すエラスティックメモリ（１０Ａ）
   において該エラスティックメモリ（１０Ａ）のＮ段の読
   出カウンタ（１４）の初段出力（Ｒφ１）とＮ段の書込
   カウンタ（１３）の初段出力（Ｗφ１）の夫々の立上り
   で位相比較する位相比較器（１）の位相比較出力（ＰＣ
   Ｏ）を積分し位相進ませ信号（ＣＯ）または位相遅らせ
   信号（ＢＲ）を得る位相制御回路（２）の一方の出力の
   ２分周出力を選択信号ｓとし、エラスティックメモリ（
   １０Ａ）の所要の読出クロック（Ｒ＿Ｃ＿Ｌ＿Ｋ）の周
   波数（ｆ）の整数倍の周波数（２ｎｆ）のマスタクロッ
   ク（ＭＳＫ）を２分周した正出力（Ｑ）と位相反転した
   負出力（Ｑ）とをマスタクロック（ＭＳＫ）により処理
   して得た繰返周波数がマスタクロック（ＭＳＫ）の半分
   で位相差がπの２系列（ＣＫｏ、ＣＫπ）の２分周クロ
   ック（ＭＣＫ２）を選択し該２分周クロック（ＭＣＫ２
   ）と該位相遅らせ信号（ＢＲ）の反転信号によりゲート
   処理し該ゲート出力をｎ分周して所要の読出クロック（
   Ｒ＿Ｃ＿Ｌ＿Ｋ）を得るＤＰＬＬの位相制御方式におい
   て、 該Ｎ段の読出カウンタ（１４）の初段出力（Ｒφ１）と
   Ｎ段の書込カウンタ（１３）の初段出力（Ｗφ１）の位
   相を比較する位相比較器（１）の出力の比較出力（ＰＣ
   Ｏ）を該読出カウンタ（１４）の初段出力（Ｒφ１）の
   前後の最終段出力（Ｒφ＿Ｎ）と第２段出力（Ｒφ２）
   により夫々取り込むフリップフロップ（２１、２２）と
   、該フリップフロップ（２１、２２）の出力をさらに前
   記選択された２分周クロック（ＭＣＫ２）により夫々１
   クロック分だけ取り込むフリップフロップ（２３、２４
   ）からなる位相制御回路（２）を具え、通常は該位相制
   御回路（２）に、読出カウンタ（１４）の最終段出力（
   Ｒφ＿Ｎ）により位相比較出力（ＰＣＯ）のレベル“Ｌ
   ”を取り込み、読出カウンタ（１４）の第２段出力（Ｒ
   φ２）により位相比較出力（ＰＣＯ）の反転信号のレベ
   ル“Ｈ”を取り込み無制御であるが、最終段出力（Ｒφ
   ＿Ｎ）により位相比較出力（ＰＣＯ）のレベル“Ｈ”を
   取り込んだ時は該ＤＰＬＬに位相遅らせ制御を行い、第
   ２段出力（Ｒφ２）により位相比較出力（ＰＣＯ）の反
   転信号のレベル“Ｌ”を取り込んだ時は該ＤＰＬＬに位
   相進ませ制御を行うことを特徴とした簡易積分式のＤＰ
   ＬＬ位相制御方式。