JPH084223B2 - ディジタル発振器 - Google Patents
ディジタル発振器Info
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- JPH084223B2 JPH084223B2 JP62011986A JP1198687A JPH084223B2 JP H084223 B2 JPH084223 B2 JP H084223B2 JP 62011986 A JP62011986 A JP 62011986A JP 1198687 A JP1198687 A JP 1198687A JP H084223 B2 JPH084223 B2 JP H084223B2
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- adder
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- 238000006243 chemical reaction Methods 0.000 claims description 10
- 230000001360 synchronised effect Effects 0.000 claims description 2
- 230000010355 oscillation Effects 0.000 description 15
- 238000010586 diagram Methods 0.000 description 5
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- 230000003111 delayed effect Effects 0.000 description 2
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- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
この発明は、ディジタル電圧制御発振器などに好適な
ディジタル発振器に関する。
ディジタル発振器に関する。
従来、電圧などの位相が遷移するデータに応じて発振
周波数を変更させるディジタル発振器が用いられてお
り、第５図は、そのディジタル発振器を用いた位相同期
ループ（PLL）を示している。 この位相同期ループ（PLL）において、位相比較器１
は発振出力Doと基準信号Dmとの比較により、両者間の位
相の進相、遅相が検出される。第６図のＡはその進相信
号Ca、第６図のＢはその遅相信号Cdを表す。そして、JK
−フリップフロップ回路（JK-FF）２のＪ入力には進相
信号Ca、Ｋ入力には遅相信号Cdを加えるとともに、クロ
ック入力CKに第６図のＣに示すクロックパルスCLKを加
えて第６図のＤに示すような非反転出力Ｑを取り出し、
この非反転出力ＱとクロックパルスCLKとをNOR回路４に
加えて、第６図のＥに示すNOR出力を得て、このNOR出力
を分周器６によって分周することにより、第６図のＦに
示す発振出力Doを得ている。第６図のＡのP1は進相命
令、第６図のＢのP2は遅相命令であり、第６図のＦに示
す発振出力Do中のf1は90°進相部分、f2は90°遅相部分
を表わしている。
周波数を変更させるディジタル発振器が用いられてお
り、第５図は、そのディジタル発振器を用いた位相同期
ループ（PLL）を示している。 この位相同期ループ（PLL）において、位相比較器１
は発振出力Doと基準信号Dmとの比較により、両者間の位
相の進相、遅相が検出される。第６図のＡはその進相信
号Ca、第６図のＢはその遅相信号Cdを表す。そして、JK
−フリップフロップ回路（JK-FF）２のＪ入力には進相
信号Ca、Ｋ入力には遅相信号Cdを加えるとともに、クロ
ック入力CKに第６図のＣに示すクロックパルスCLKを加
えて第６図のＤに示すような非反転出力Ｑを取り出し、
この非反転出力ＱとクロックパルスCLKとをNOR回路４に
加えて、第６図のＥに示すNOR出力を得て、このNOR出力
を分周器６によって分周することにより、第６図のＦに
示す発振出力Doを得ている。第６図のＡのP1は進相命
令、第６図のＢのP2は遅相命令であり、第６図のＦに示
す発振出力Do中のf1は90°進相部分、f2は90°遅相部分
を表わしている。
ところで、このようなディジタル発振器は、発振出力
の進相処理または遅相処理をクロックパルスCLKの追加
または消去で行なうため、位相分解能がクロックパルス
CLKに依存する。このため、位相精度を高めるために
は、基準クロックの周波数を上げる必要があり、このよ
うにすると、出力側に多数の分周器を設置する必要が生
じるという欠点があり、また、基準クロックの周波数を
変えないで精度を上げるために分周器の設置段数を増加
させると、出力周波数が低くなるという欠点があった。 そこで、この発明は、位相分解能を高めながら出力周
波数の低下を防止したディジタル発振器を提供すること
を目的とする。
の進相処理または遅相処理をクロックパルスCLKの追加
または消去で行なうため、位相分解能がクロックパルス
CLKに依存する。このため、位相精度を高めるために
は、基準クロックの周波数を上げる必要があり、このよ
うにすると、出力側に多数の分周器を設置する必要が生
じるという欠点があり、また、基準クロックの周波数を
変えないで精度を上げるために分周器の設置段数を増加
させると、出力周波数が低くなるという欠点があった。 そこで、この発明は、位相分解能を高めながら出力周
波数の低下を防止したディジタル発振器を提供すること
を目的とする。
この発明のディジタル発振器は、第１図に例示するよ
うに、位相が異なる選択可能な多相クロックパルスを発
生するクロック発生器（18）と、このクロック発生器か
らの出力クロックパルスを受け、第１の動作周波数に同
期してこの出力クロックパルスと基準信号とを比較し
て、両者の位相差を求める位相比較器（８）と、この位
相比較器から前記位相差に対応した変換値を受け、前記
第１の動作周波数より高い第２の動作周波数に同期して
加算動作を行う加算器（10）と、この加算器の出力を保
持する保持手段（ラッチ回路12）と、この保持手段を通
して前記加算器の出力を受け、この出力に１未満の任意
の係数を乗算して前記変換値を算出し、この変換値を前
記加算器に加える係数乗算器（13）と、前記加算器の出
力を受け、この加算値に応じて前記クロック発生器から
位相が異なるクロックパルスを選択し、このクロックパ
ルスを前記出力クロックパルスとして取り出すととも
に、前記位相比較器に帰還する選択手段（マルチプレク
サ16）とを備えて、前記出力クロックパルスを前記基準
信号に位相を同期させるようにしたことを特徴とする。
うに、位相が異なる選択可能な多相クロックパルスを発
生するクロック発生器（18）と、このクロック発生器か
らの出力クロックパルスを受け、第１の動作周波数に同
期してこの出力クロックパルスと基準信号とを比較し
て、両者の位相差を求める位相比較器（８）と、この位
相比較器から前記位相差に対応した変換値を受け、前記
第１の動作周波数より高い第２の動作周波数に同期して
加算動作を行う加算器（10）と、この加算器の出力を保
持する保持手段（ラッチ回路12）と、この保持手段を通
して前記加算器の出力を受け、この出力に１未満の任意
の係数を乗算して前記変換値を算出し、この変換値を前
記加算器に加える係数乗算器（13）と、前記加算器の出
力を受け、この加算値に応じて前記クロック発生器から
位相が異なるクロックパルスを選択し、このクロックパ
ルスを前記出力クロックパルスとして取り出すととも
に、前記位相比較器に帰還する選択手段（マルチプレク
サ16）とを備えて、前記出力クロックパルスを前記基準
信号に位相を同期させるようにしたことを特徴とする。
【作用】 このように位相の異なる多相クロックパルスCLK1、CL
K2…を発生させて、進相または遅相入力によって多相ク
ロックパルスを遷移させれば、クロックパルスCLKの速
度を上げることなく、位相分解能を高めることができ、
出力周波数の低下を防止することができる。
K2…を発生させて、進相または遅相入力によって多相ク
ロックパルスを遷移させれば、クロックパルスCLKの速
度を上げることなく、位相分解能を高めることができ、
出力周波数の低下を防止することができる。
第１図は、この発明のディジタル発振器の実施例であ
る位相同期ループ（PLL）を示している。 この位相同期ループ（PLL）の前段部には位相比較器
８が設置され、サンプリング周波数fsに同期して発振出
力Doと比較出力Dmとの位相差がディジタル値で検出され
る。比較出力Dmは、発振出力Doに対する基準信号であっ
て、外部からのデータ授受等のため外部等から与えられ
る。 この位相比較器８から得られた位相差データDpは、加
算器10に加えられて、ラッチ回路12の出力側から帰還さ
れる加算出力DQと加算される。この場合、加算動作はＮ
倍のサンプリング周波数fs（＝Ｎ・fs）に同期して行わ
れる。そして、帰還された加算出力DQは、ラッチ回路12
で保持された加算器10の出力に係数乗算器13で１未満の
任意の係数aiが乗算されたものである。 ここで、位相比較器８から加算器10に第２図のＡに示
すような位相データDpが加えられ、この位相差データDp
がラッチ回路12を通して係数乗算器13で係数aiとして、
たとえばai＝0.5と乗算されるものとすると、ラッチ回
路12から出力される加算出力DQは、第２図のＢに示すよ
うになる。第２図のＡにおいて、X1、X2…は位相差デー
タDpの原データ値、第２図のＢにおいて、X11、X21…は
原データ値X1、X2に対応し、X12、X13は原データ値X1の
係数ai＝0.5との乗算によって得られた変換データ値で
ある。 初期動作として、X1が到来したとする。このX1は加算
器10に加えられ、初期動作では乗算器13からの出力値を
０とすると、ラッチ回路12にはX1が加えられ、これに対
応してラッチ回路12から変換データ値X11が出力され
る。この変換データ値X11は乗算器13に加えられ、予め
設定されている係数ai＝0.5と乗算され、変換データ値
として0.5×X11＝X12が得られ、この変換データ値X
12が、加算器10に加えられる。この加算器10の動作速度
はNfSに依存し、位相比較器８の動作速度fsのＮ倍であ
る。このため、加算器10には次の位相差が到来する以前
に変換データ値X12のみが加わり、この変換データ値X12
がラッチ回路12に加えられて出力される。そして、この
変換データ値X12は、乗算器13に加えられ、係数ai＝0.5
と乗算され、その変換データ値0.5×X12＝X13が得られ
る。 このような動作を繰り返す結果、変換データ値X11か
ら変換データ値X21に至る間にＮ個の変換データ値X11,X
12,X13，…が得られ、位相比較器９から出力された位相
差間に補完される。そして、その各変換データ値のレベ
ル関係は、X11＝X1,X12＝X11/2,X13＝X12/2＝X11/4…と
なる。 そして、ラッチ回路12の出力は、ディジタル発振器14
に多相クロックパルスの選択手段として設置されたマル
チプレクサ（MPX）16に加えられる。MPX16には、多相ク
ロックパルスのクロック発生手段として設置された多相
クロック発生器18が接続されている。この多相クロック
発生器18は、例えば、第３図に示すように、僅かずつ位
相Ｔを異ならせた多相クロックパルスCLK1、CLK2…を発
生する。この多相クロックパルスCLK1、CLK2…は、ラッ
ラ回路12の出力に基づいてMPX16により選択され、選択
された多相クロックパルスCLK1、CLK2…が発振出力DOと
して取り出されるのである。 このように多相のクロックパルスCLK1、CLK2…を発生
させ、各クロックパルスCLK1、CLK2…を位相差データDP
に応じて遷移させることにより、位相差データDpに応じ
て位相がシフトした周波数の発振出力Doが得られる。 以上の動作において、クロックパルス数を８に設定し
た場合の具体的な動作例を第７図に示している。この第
７図において、Ａはクロックパルス〜（第３図に対
応）、Ｂは位相比較器８の出力Dmであるターゲットクロ
ック、Ｃはフリーラン、即ち、初期値として選択したク
ロックパルス、Ｄは選択されるクロックパルス、及
び、Ｅは発振出力Doであるクロックパルス、Ｆは位相
差データDp（第２図のＡ）、Ｇは変換データDQ（第２図
のＢ）である。 多相クロック発生器18は、第７図のＡに示すように、
位相が異なる８個のクロックパルス〜を発生し、こ
のターゲットクロックは、クロックパルスと同相とす
る。そして、MPX16が初期値として選択しているクロッ
クパルスがクロックパルスであると仮定するととも
に、位相比較器８の出力はターゲットクロックの立ち上
がりで得られるとした場合の動作について説明する。 任意の時間tnにおいて、位相比較ではターゲットクロ
ックとフリーランとの位相比較結果が得られる。この例
では、フリーランの方が遅れ量『３』として認識され、
これが位相比較器８の出力DPとして得られる。 この比較結果は、加算器10の一方の入力となる。加算
器10の他方の入力は、初期値として『０』が加えられて
いるものとすると、この加算器10の演算結果は、位相比
較器８の出力Dpと同じものが得られる。これが、X11で
ある。 この加算器10の演算結果はラッチ回路12に保持され、
１クロック分の遅れ時点tn+1のタイミングでMPX16の選
択信号DQとなる。同時に、この選択信号DQは、乗算器13
で係数aiと乗算される。この例では、係数aiを0.5と
し、その結果、乗算器13の出力回路としてX12＝1.5が得
られる。 乗算器13の出力は、再度、加算器10に入力される。こ
の時点tn+1では、位相比較器８からの信号Dpはないた
め、加算器10の出力は乗算器13の出力と同一となる。こ
れが、時点tn+3まで繰り返される。時点tn+4において
は、位相比較器８の出力と乗算器13の出力が加算された
ものが加算器10の出力となる。この出力が保持されて１
クロック分だけ遅延したものがX21である。 そして、選択信号DQを受けたMPX16は、この場合、選
択信号DQの整数部を用いて多相クロックの選択を変更す
る。この例では、遅れ量『３』という情報が得られ、現
在選択しているクロックパルスから進相方向に３クロ
ック分だけシフトさせたクロックパルスが選択され、
このクロックパルスが選択されて発振出力Doとなる
が、次の時点でこの発振出力Doと比較出力Dmとの比較結
果、位相差に係数ai（＝0.5）との乗算により、（３×
0.5）＝1.5となるが、このとき、１以下の数は省略され
る結果、遅れ量『１』という情報が得られ、１クロック
分だけシフトさせたクロックパルスが選択されて同期
状態に移行する。この場合、発振出力Doと比較出力Dmと
の比較により、両者の位相関係から進み量として情報が
得られなければ、選択されているクロックパルスより遅
相方向にその進み量分だけシフトする。 このようなシーケンス動作を繰り返すことで、第７図
のＥに示すように、発振出力Doとしてクロックパルスを
生成でき、ターゲットクロックに対して位相を合わせ込
んで行くことができる。 そして、多相クロック発生器18は、たとえば、第４図
に示すように、複数の遅延型フリップフロップ回路（D-
FF）としてたとえば、５組のD-FF21、22、23、24、25を
Ｄ入力および非反転出力Ｑを結合して設置し、D-FF21、
23、25のクロック入力にクロックパルスCLK、D-FF22、2
4のクロック入力CKにインバータ28で反転させた反転ク
ロックパルス▲▼を加えるとともに、D-FF21のＤ
入力に基本波C1を加えれば、各D-FF21〜25の各出力端子
31〜35からその非反転出力Ｑによって多相クロックパル
スCLK1〜CLK5が得られる。 なお、多相クロック発生器18は、多相クロックパルス
CLK1〜CLKnを記憶した記憶手段で構成し、位相差データ
などに基づいてそのクロックパルスCLK1〜CLKnを読み出
すことにより、発振出力を得てもよい。
る位相同期ループ（PLL）を示している。 この位相同期ループ（PLL）の前段部には位相比較器
８が設置され、サンプリング周波数fsに同期して発振出
力Doと比較出力Dmとの位相差がディジタル値で検出され
る。比較出力Dmは、発振出力Doに対する基準信号であっ
て、外部からのデータ授受等のため外部等から与えられ
る。 この位相比較器８から得られた位相差データDpは、加
算器10に加えられて、ラッチ回路12の出力側から帰還さ
れる加算出力DQと加算される。この場合、加算動作はＮ
倍のサンプリング周波数fs（＝Ｎ・fs）に同期して行わ
れる。そして、帰還された加算出力DQは、ラッチ回路12
で保持された加算器10の出力に係数乗算器13で１未満の
任意の係数aiが乗算されたものである。 ここで、位相比較器８から加算器10に第２図のＡに示
すような位相データDpが加えられ、この位相差データDp
がラッチ回路12を通して係数乗算器13で係数aiとして、
たとえばai＝0.5と乗算されるものとすると、ラッチ回
路12から出力される加算出力DQは、第２図のＢに示すよ
うになる。第２図のＡにおいて、X1、X2…は位相差デー
タDpの原データ値、第２図のＢにおいて、X11、X21…は
原データ値X1、X2に対応し、X12、X13は原データ値X1の
係数ai＝0.5との乗算によって得られた変換データ値で
ある。 初期動作として、X1が到来したとする。このX1は加算
器10に加えられ、初期動作では乗算器13からの出力値を
０とすると、ラッチ回路12にはX1が加えられ、これに対
応してラッチ回路12から変換データ値X11が出力され
る。この変換データ値X11は乗算器13に加えられ、予め
設定されている係数ai＝0.5と乗算され、変換データ値
として0.5×X11＝X12が得られ、この変換データ値X
12が、加算器10に加えられる。この加算器10の動作速度
はNfSに依存し、位相比較器８の動作速度fsのＮ倍であ
る。このため、加算器10には次の位相差が到来する以前
に変換データ値X12のみが加わり、この変換データ値X12
がラッチ回路12に加えられて出力される。そして、この
変換データ値X12は、乗算器13に加えられ、係数ai＝0.5
と乗算され、その変換データ値0.5×X12＝X13が得られ
る。 このような動作を繰り返す結果、変換データ値X11か
ら変換データ値X21に至る間にＮ個の変換データ値X11,X
12,X13，…が得られ、位相比較器９から出力された位相
差間に補完される。そして、その各変換データ値のレベ
ル関係は、X11＝X1,X12＝X11/2,X13＝X12/2＝X11/4…と
なる。 そして、ラッチ回路12の出力は、ディジタル発振器14
に多相クロックパルスの選択手段として設置されたマル
チプレクサ（MPX）16に加えられる。MPX16には、多相ク
ロックパルスのクロック発生手段として設置された多相
クロック発生器18が接続されている。この多相クロック
発生器18は、例えば、第３図に示すように、僅かずつ位
相Ｔを異ならせた多相クロックパルスCLK1、CLK2…を発
生する。この多相クロックパルスCLK1、CLK2…は、ラッ
ラ回路12の出力に基づいてMPX16により選択され、選択
された多相クロックパルスCLK1、CLK2…が発振出力DOと
して取り出されるのである。 このように多相のクロックパルスCLK1、CLK2…を発生
させ、各クロックパルスCLK1、CLK2…を位相差データDP
に応じて遷移させることにより、位相差データDpに応じ
て位相がシフトした周波数の発振出力Doが得られる。 以上の動作において、クロックパルス数を８に設定し
た場合の具体的な動作例を第７図に示している。この第
７図において、Ａはクロックパルス〜（第３図に対
応）、Ｂは位相比較器８の出力Dmであるターゲットクロ
ック、Ｃはフリーラン、即ち、初期値として選択したク
ロックパルス、Ｄは選択されるクロックパルス、及
び、Ｅは発振出力Doであるクロックパルス、Ｆは位相
差データDp（第２図のＡ）、Ｇは変換データDQ（第２図
のＢ）である。 多相クロック発生器18は、第７図のＡに示すように、
位相が異なる８個のクロックパルス〜を発生し、こ
のターゲットクロックは、クロックパルスと同相とす
る。そして、MPX16が初期値として選択しているクロッ
クパルスがクロックパルスであると仮定するととも
に、位相比較器８の出力はターゲットクロックの立ち上
がりで得られるとした場合の動作について説明する。 任意の時間tnにおいて、位相比較ではターゲットクロ
ックとフリーランとの位相比較結果が得られる。この例
では、フリーランの方が遅れ量『３』として認識され、
これが位相比較器８の出力DPとして得られる。 この比較結果は、加算器10の一方の入力となる。加算
器10の他方の入力は、初期値として『０』が加えられて
いるものとすると、この加算器10の演算結果は、位相比
較器８の出力Dpと同じものが得られる。これが、X11で
ある。 この加算器10の演算結果はラッチ回路12に保持され、
１クロック分の遅れ時点tn+1のタイミングでMPX16の選
択信号DQとなる。同時に、この選択信号DQは、乗算器13
で係数aiと乗算される。この例では、係数aiを0.5と
し、その結果、乗算器13の出力回路としてX12＝1.5が得
られる。 乗算器13の出力は、再度、加算器10に入力される。こ
の時点tn+1では、位相比較器８からの信号Dpはないた
め、加算器10の出力は乗算器13の出力と同一となる。こ
れが、時点tn+3まで繰り返される。時点tn+4において
は、位相比較器８の出力と乗算器13の出力が加算された
ものが加算器10の出力となる。この出力が保持されて１
クロック分だけ遅延したものがX21である。 そして、選択信号DQを受けたMPX16は、この場合、選
択信号DQの整数部を用いて多相クロックの選択を変更す
る。この例では、遅れ量『３』という情報が得られ、現
在選択しているクロックパルスから進相方向に３クロ
ック分だけシフトさせたクロックパルスが選択され、
このクロックパルスが選択されて発振出力Doとなる
が、次の時点でこの発振出力Doと比較出力Dmとの比較結
果、位相差に係数ai（＝0.5）との乗算により、（３×
0.5）＝1.5となるが、このとき、１以下の数は省略され
る結果、遅れ量『１』という情報が得られ、１クロック
分だけシフトさせたクロックパルスが選択されて同期
状態に移行する。この場合、発振出力Doと比較出力Dmと
の比較により、両者の位相関係から進み量として情報が
得られなければ、選択されているクロックパルスより遅
相方向にその進み量分だけシフトする。 このようなシーケンス動作を繰り返すことで、第７図
のＥに示すように、発振出力Doとしてクロックパルスを
生成でき、ターゲットクロックに対して位相を合わせ込
んで行くことができる。 そして、多相クロック発生器18は、たとえば、第４図
に示すように、複数の遅延型フリップフロップ回路（D-
FF）としてたとえば、５組のD-FF21、22、23、24、25を
Ｄ入力および非反転出力Ｑを結合して設置し、D-FF21、
23、25のクロック入力にクロックパルスCLK、D-FF22、2
4のクロック入力CKにインバータ28で反転させた反転ク
ロックパルス▲▼を加えるとともに、D-FF21のＤ
入力に基本波C1を加えれば、各D-FF21〜25の各出力端子
31〜35からその非反転出力Ｑによって多相クロックパル
スCLK1〜CLK5が得られる。 なお、多相クロック発生器18は、多相クロックパルス
CLK1〜CLKnを記憶した記憶手段で構成し、位相差データ
などに基づいてそのクロックパルスCLK1〜CLKnを読み出
すことにより、発振出力を得てもよい。
この発明によれば、位相の異なる多相クロックパルスを
発生させて、進相または遅相入力によって多相クロック
パルスを選択することにより、クロックパルスCLKの周
波数を上げることなく、出力クロックパルスと基準信号
との位相比較による位相分解能を高め、出力周波数の低
下を防止することができる。
発生させて、進相または遅相入力によって多相クロック
パルスを選択することにより、クロックパルスCLKの周
波数を上げることなく、出力クロックパルスと基準信号
との位相比較による位相分解能を高め、出力周波数の低
下を防止することができる。
第１図はこの発明のディジタル発振器の実施例を示すブ
ロック図、 第２図は第１図に示した実施例の動作を示す図、 第３図は多相クロック発生器の出力多相クロックパルス
を示す図、 第４図は多相クロック発生器の他の実施例を示すブロッ
ク図、 第５図は従来のディジタル電圧制御発振器を示すブロッ
ク図、 第６図はその動作を示すタイミングチャート、 第７図は第１図に示したディジタル発振器の動作を示す
図である。 ８……位相比較器 10……加算器 12……ラッチ回路（保持手段） 13……係数乗算器 16……マルチプレクサ 18……クロック発生器
ロック図、 第２図は第１図に示した実施例の動作を示す図、 第３図は多相クロック発生器の出力多相クロックパルス
を示す図、 第４図は多相クロック発生器の他の実施例を示すブロッ
ク図、 第５図は従来のディジタル電圧制御発振器を示すブロッ
ク図、 第６図はその動作を示すタイミングチャート、 第７図は第１図に示したディジタル発振器の動作を示す
図である。 ８……位相比較器 10……加算器 12……ラッチ回路（保持手段） 13……係数乗算器 16……マルチプレクサ 18……クロック発生器
Claims (1)
- 【請求項１】位相が異なる選択可能な多相クロックパル
スを発生するクロック発生器と、 このクロック発生器からの出力クロックパルスを受け、
第１の動作周波数に同期してこの出力クロックパルスと
基準信号とを比較し、両者の位相差を求める位相比較器
と、 この位相比較器から前記位相差に対応した変換値を受
け、前記第１の動作周波数より高い第２の動作周波数に
同期して加算動作を行う加算器と、 この加算器の出力を保持する保持手段と、 この保持手段を通して前記加算器の出力を受け、この出
力に１未満の任意の係数を乗算して前記変換値を算出
し、この変換値を前記加算器に加える係数乗算器と、 前記加算器の出力を受け、この加算値に応じて前記クロ
ック発生器から位相が異なるクロックパルスを選択し、
このクロックパルスを前記出力クロックパルスとして取
り出すとともに、前記位相比較器に帰還する選択手段
と、 を備えて、前記出力クロックパルスを前記基準信号に位
相を同期させるようにしたことを特徴とするディジタル
発振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62011986A JPH084223B2 (ja) | 1987-01-21 | 1987-01-21 | ディジタル発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62011986A JPH084223B2 (ja) | 1987-01-21 | 1987-01-21 | ディジタル発振器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63180212A JPS63180212A (ja) | 1988-07-25 |
| JPH084223B2 true JPH084223B2 (ja) | 1996-01-17 |
Family
ID=11792913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62011986A Expired - Lifetime JPH084223B2 (ja) | 1987-01-21 | 1987-01-21 | ディジタル発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH084223B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57104329A (en) * | 1980-12-22 | 1982-06-29 | Hitachi Ltd | Phase synchronizing circuit |
| JPH07120941B2 (ja) * | 1985-03-13 | 1995-12-20 | 松下電器産業株式会社 | デイジタルｐｌｌ回路 |
-
1987
- 1987-01-21 JP JP62011986A patent/JPH084223B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63180212A (ja) | 1988-07-25 |
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