JPH0255440A - デイジタル位相同期装置と方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はディジタル位相同期装置及び入力データと局所
クロックを同期させる方法に関し、具体的にはデータの
ストリームが、該データのストリームの予定数のビット
遷移内で局所クロックに位相同期され、且異なるデータ
速度で動作している間も、全遅延時間を局所クロックの
周期に等しくなることを保証するのに遅延素子ストリン
グの較正を必要としないディジタル位相同期装置及び方
法に関する。

Ｂ、従来技術 米国特許第４６７７６４８号は、遅延素子のチェーンが
位相のオフセット（ずれ）の検出及びクロック信号の位
相のシフティングを行うデイジ−タル位相同期ループを
開示している。局所マスク・クロックの周波数よりも高
い周波数を有するサンプリング即ち制ｍ信号は使用して
いない。しかしながら、遅延時間を局所クロックの１周
期に等しくするのに必要とされる遅延素子ストリング中
の遅延素子の数については連続的な評価が必要であり、
位相のオフセットを修正して、位相の選択値にするのに
は索引テーブルが必要とされている。

１９８７年１１月１７日出願の米国特許出願第０７／１
２１６６７号では、ディジタル位相同期修正ループは、
システム・クロックに加えられる相継ぐ遅延のインクレ
メントの累積が全局所クロック・サイクルに等しくなっ
た時に、１局所クロック・サイクルを減算することによ
ってリセットされている。

これ等のディジタル位相同期装置は満足に動作するとは
いえ、アナログもしくはディジタル位相同期ループが必
要とする任意の部分（たとえば、ＶＣＯ（電圧制御発振
器）、周波数逓倍器、位相検出器、マイクロプロセッサ
、比較器等）を必要としない位相同期装置及び方法が望
まれる。入力データ・ストリームの局所クロックへの位
相同期が予じめ選択された数のビット遷移内、好ましく
はレジスタ及び選択レジスタを順次クロックするのに必
要なクロック信号の数に対応する選択サイクルの整数倍
内で達成できる改良装置が必要である。さらに、全遅延
時間が局所クロック同期に等しくなることを保証するた
めに、遅延素子ストリングの長さを較正もしくは再較正
する必要のない、多くのデータ速度で動作できる位相同
期装置及び方法が必要である。最後に、位相同期装置は
コンパクトで、ＶＬＳ　Ｉチップ上で具体化できるよう
な構造を有することが望ましく、同時にどの回路素子も
局所クロックの周波数よりも高い周波数で動作しないと
いう上述の従来技術の特徴が保持されていることが望ま
しい。

Ｃ０発明が解決しようとする問題点 本発明の目的は、入力データを局所クロックと同期させ
るための改良ディジタル位相同期装置及び方法を与える
ことにある。

Ｄ０問題点を解決するための手段 本発明のディジタル位相同期装置は、各相継ぐ選択サイ
クル中にトリガされた時に、遅延素子ストリングによっ
て供給される波形の状態をトラップするレジスタを含ん
でいる。遷移検出器がこれ等の波形中の遷移を検出して
、選択装置に、各々夫々のクロック位置に対応する、複
数の出力を与える。選択装置は窓内の現在のクロック位
置が有効な局所クロック選択（候補）であるかどうかを
判断するため、窓内のビット・パターンを調べるための
、現在のクロック位置に隣接する一意的なクロック位置
の最大数を定める窓を与える。

同期状態で動作している時に、上記窓内のビット・パタ
ーンが唯１つの局所クロック選択を示す時は、このクロ
ック位置が局所クロックとして選択され、ロックされる
。もし窓内のビット・パターンが２以上の局所クロック
選択を示すか、局所クロック選択を全く示さない時は、
位相同期のアンロックは少なくとも次の選択サイクル迄
遅延される。遅延期間中に、窓中のビット・パターンが
唯１つのクロック選択を示す時は、そのクロック位置が
局所クロックとして選択され、ロックされる。そうでな
い時は遅延期間の終りにアンロックが生じて、位相同期
の再ロッキングが再開始される。

始動中及び循環モード中は、制御装置は選択装置の一部
の選択レジスタをクリアし、優先順位レジスタを活性化
する。このフィルタは遷移検出器の出力から、１つの活
性状態ビットを除くすべての出力をフィルタして除去し
、現在のクロック位置として、この単一の活性状態ビッ
トに対応するクロック位置を現在のクロック位置として
無条件に受入れる。しかしながら、始動中と循環モード
中の動作は次の点で異なっている。

始動中は、優先順位フィルタの相継ぐ単一の活性状態の
ビット出力が現在のクロック位置として順次無条件に受
入れられるが、優先順位フィルタからの現在の出力が、
前の出力によって定められた選択窓内に入る迄はロッキ
ングは生じない。ロッキングが生じると、現在の出力に
対応するクロック位置が局所クロックとして選択されて
ロックされ、動作は同期状態に関して既に説明されたよ
うに続けられる。

しかしながら、循環モードでは、優先順位フィルタの単
一の活性状態ビット出力は一回だけしか使用されず、即
ち最初の単一の活性状態ビット出力に対応するクロック
位置が無条件に受入れられ、動作は同期状態に関して説
明されたように続けられる。

Ｅ、実施例 本発明に従う、ディジタル位相同期装置は、データと局
所クロックを同期するのに、入力データ信号と局所発振
器（圧電気結晶のような）からの信号だけを必要とする
。第１図に示すように、本発明の装置は、入力データ信
号８からクロック信号Ｃ０−Ｃ４を発生するクロック・
シーケンス発生器１０を含んでいる。局所発振器９から
の信号は、遅延素子ストリング１１へ送られ、遅延され
たクロックの群が発生される。遅延されたクロックの各
々は２つのレジスタ、即ち段１２ａ、１２ｂより成るレ
ジスタ１２への入力として使用される。レジスタ１２は
、トリガーされた時に、遅延素子ストリング１１によっ
て供給される波形の状態をトラップする。遷移検出器１
３が、これ等の波形中の遷移を検出して、選択装置１４
に複数の出力を与える。

選択装置１４は、簡単には、優先順位フィルタ１５、優
先順位フィルタ・エラー機能論理回路１６、選択機能論
理回路１７、選択エラー機能論理回路１８．２つのレジ
スタ１９ａ、１９ｂを有する選択レジスタ、最終選択論
理回路２ｏ、及びスイッチ２２を条件付けて、優先順位
フィルタ１５もしくは選択機能論理回路１７を選択的に
選択レジスタ１９に接続する制御回路２１より成る。

種々の部品について、以下詳細に説明する。第２Ａ図及
び第２Ｂ図に示したように、クロック・シーケンス発生
器１０は各「選択サイクル」中に５個の一意的なクロッ
ク信号Ｃｏ−Ｃ４を発生する。ここで選択サイクルとは
新らしい局所クロックを選択するのに必要な予定の期間
として定義されるものである。信号Ｃ０−Ｃ４は、レジ
スタ１２ａが信号ＣＯに応答してストリング１１の状態
をラッチし、レジスタ１２ｂが信号ｃ１に応答してラッ
チを行い、次に再び信号ｃ２に応答してラッチを行い、
続いて直ぐ、選択ラッチ１９ａ、１９ｂが夫々、信号Ｃ
３及びＣ４によって順次ラッチを行って選択サイクルが
完了する。従って、レジスタ１２ａ、１２ｂは、レジス
タ１２ｂが引続き２回ラッチされることを除いて交代に
ラッチされる。この動作は準安定な出力を除去するため
に行われる。

数学的には、クロック信号Ｃ０−Ｃ４に課せられる上述
の動作条件は次の式で表わされる。

（Ｃｉ）（Ｃｊ）　−〇　　ｉ＃ｊ、、ｉ＝Ｑ、■・・
・・・・４、ｊ＝０．１・・・・・・４、ｔを時間とし
てすべてのｔ≧０について、 クロック・シーケンス発生器１０は、これ等のクロック
信号を発生ずるための、第２Ａ図に示したディジタル回
路より成る。この回路は、線８上の入力データによって
クロックされる５ビツト・シフト・レジスタ１０ａより
成る。各シフト・レジスタ・ビット５Ｏ１Ｓ１、Ｓ２、
Ｓ３及びＳ４は５個のクロック信号Ｇｏ−Ｃ４の１つに
対応し、クロック信号はシフト・レジスタのビットが活
性状態にある時（即ち“１″の時）にだけ活性状態にな
る。クロック信号に適用されたのと同じ条件が、ＳＯ，
ＳＬ、Ｓ２、Ｓ３及びＳ４にも適用されるので、次式が
成立つ。

（Ｓ　１）（Ｓ　ｊ）＝Ｏ１ｉｆｊ、ｉ＝ｏ、１、・・
・・・・４、ｊ＝０．１、・・・・・・４、すべてのｔ
≧０について、 クロック・シーケンス発生器１０中の論理回路は、シフ
ト・レジスタ１Ｏａが常にセットされていて、上述の条
件が満足されることを保証している。シフト・レジスタ
１０ａの単一の相継ぐビットが連続的に循環されて、５
人力３０−３５から、４つのクロック信号Ｃ０−Ｃ４が
発生される。クロック信号は４つしか発生されないが、
それはシフト・シフトレジスタ・ビット５Ｏ１（３１も
しくはＳ２）、Ｓ３及びＳ４がＡＮＤ回路１０ｃ１０ｆ
で入力データとＡＮＤされる前に、シフト・レジスタ・
ビットＳ１及びＳ２がＯＲ回路１０ｂＴ：ＯＲされるか
らである。Ｃ０１（ＣＩもしくはＣ２）出力は上述のよ
うにレジスタ１２ａもしくは１２ｂを条件付ける。出力
Ｃ３及びＣ４は線２３を介して選択レジスタ１９ａ、１
９ｂを条件付ける。

遅延素子ストリング１１を通る全遅延時間は少なくとも
局所発振器９の１周期に等しくなければならない。従っ
てＮを選択可能なクロック位置の数とし、Ｎ−１を発振
器９の１周期とすると、ストリング１１中には２つの追
加の遅延素子Ｎ及びＮ＋１が追加され、以下に明らにさ
れる理由で、少なくとも一つの１から０　（もしくは０
から１への）遷移が遷移検出器１３によって検出できる
ことが保証される。遅延素子ストリング１１は、般に知
られているように、複数の直列に接続された遅延素子か
ら、−群の遅延された波形を発生する。各連続波形は隣
接する遅延素子間で、予じめ選択された遅延時間ｔｄだ
け離れている。選択サイクルの終りに、これ等の遅延さ
れたクロック（０−Ｎ）の１つが局所クロック２４とし
て選択される。

各レジスタ１２ａ、１２ｂ中のビット数は、遅延素子ス
トリング１１によって供給される波形の数であるＮ＋１
に等しい。レジスタ１２ａがクロック信号ＣＯによって
トリガされる時は、レジスタ１２ａは遅延素子ストリン
グ１１によって供給される波形の状態をトラップする。

信号ＣＯはデータの遷移によって発生されるので、レジ
スタ１２ａの状態が評価され、位相のオフセットが決定
できる。レジスタ１２ｂが信号Ｃ１によってクロックさ
れる時には、レジスタ１２ａの中のデータが利用可能に
なる。始めに述べたように、レジスタ１２ｂは信号Ｃ２
によってもクロックされ（２回クロックされ）、準安定
な出力の発生が除去される。

遷移検出器１３　（第３図参照）は、レジスタ１２ａ、
１２ｂ中の１からＯへの遷移を検出するように設計され
た組合せ論理回路である。これ等の遷移は、データと整
列する遅延クロック信号を示す。遷移は下位（最左端）
ビットから上位（最右端）ビットの方に順に検出される
。遷移検出器１３中には、最後のビット位置Ｎ＋１がな
い。最上位のビットには、これと比較する対象がないの
で、最上位のビットＮ＋１は遷移を与えることはできな
い。従って、遷移検出器１３の出力はＮビット（ビット
位ｔＩＯ−Ｎ）を有し、レジスタ１２ａ、１２ｂ中のＮ
＋１ビツトよりも１ビツト少なく、総遅延は少なくとも
発振器９の一周期に１つのビット位置を加えたものであ
る。それは上述のように遅延素子ストリングに２つの遅
延素子が加えられたからである。第３図に示したように
、各ＡＮＤゲートへの左側のビット入力は反転されてい
ず、右側のビット入力は反転されている。しかしながら
、遷移検出器でＯから１への遷移を検出させたい時には
、これ等の右側及び左側のビット入力を逆にすることが
できる。遷移検出器１３からの各出力は、直接クロック
位置に対応している。

次に選択装置１４の種々の部品及びそれ等の相互作用を
説明する。優先順位フィルタ１５　（第４図参照）は、
その出力で検出される最初のビットを除き、“１”の値
を有する各ビットを遷移検出器１３の出力からフィルタ
して出力する（図では最初のビットは最下位のビットで
あるが、望まれる場合は、このビットは最上位のビット
でもよい）。従ってフィルタ１５の出力は、遅延素子ス
トリング１１からの単一の遅延されたクロック信号に対
応する単一の活性状態（即ち“１”）ビットを含んでい
る。スイッチ２２は制御装置２１によって条件付けられ
、位相同期装置が始動中循環モード、もしくは再同期す
る時にだけ優先順位フィルタ１５を活性化し、そうでな
い時には、スイッチ２１によって条件付けられ、選択機
能を活性化する。優先順位フィルタ１５及び選択論理回
路１７．１８は連続して動作するが、−時には１つだけ
が選択的に活性化される。これ等の種々の条件の下での
動作を以下に詳細に説明する。

選択機能論理回路１７は遷移検出器１３によって供給さ
れる入力数に等しい出力数を有する。このような出力は
直接、クロック位置に対応する。

たとえば、選択機能論理回路１７の出力５はクロック位
置５に対応する。各選択サイクル中、選択機能論理回路
１７は現在のクロック選択及び遷移検出器１３によって
供給される入力に基づいて次のクロック選択を供給する
。選択機能論理回路１７からの選択出力は任意の一時刻
に、１つだけが活性状態（即ち“工”）であるから、任
意の時刻には唯一つのクロック位置が選択される。

選択機能論理回路１７は、予じめ選択され、有効なクロ
ック選択を選定する、現在位置の両側の一意的な位置の
最大数として定義される、「選択距離ＪＳＤに基づいて
いる。たとえば、第１Ａ表に示すように、現在のクロッ
ク選択がクロック５（ビット５のところを参照）で、選
択距離を１とすると、クロック番号４．５．６　（ビッ
ト４．５．６に対応する）が有効な選択項目となる。従
って、例示したように、選択距離ＳＤは３クロック位置
の長さを有する、対称的選択窓を決定する。選択距離が
現在のクロック位置の左右で等しいことは望ましいが、
必要なことではない。

第１Ａ表 （選択窓内の１つを選択） 選択窓ＳＷ内のビット・パターン及び現在のクロック選
択は、選択機能論理回路１７のための式を導き、従って
クロック選択を決定するのに使用される。選択窓ＳＷ内
に見出されるビット・パターンの数は２Ｓ”未満でなけ
ればならない。それは遷移検出器１３が２つの活性状態
（“１”）ビットが相継いで現われるのを防止している
からである。５Ｗ＝３　（図示の例の場合）もしくはそ
れ以上である場合には、このビット・パターンの数は、
２以上の隣接する“１”ビットがあるすべてのパターン
を除き、２ｓ″未満である。

選択式は２つの型、即ち整合（ｃｏｎｆｏｒｍｉｎｇ）
型及び非整合型のものがある。整合式は同じ形式を有す
る。それはクロックを選択するのに、これ等の式が同じ
ビット・パターンを使用するからである。非整合式はＯ
ｌ・・・、ＳＤ及びＮ−３Ｄ、・・・Ｎ位置に限定され
る。ここでＳＤは選択距離、Ｎは最上位（即ち最後の）
選択可能なクロック位置である。従ってＳＤ＝　１の場
合は、非整合式は０及び１のクロック位置並びにＮ−１
及びＮクロック位置に適用される。これ等の非整合式が
発生されるのは、ビット・パターンが一意的で、従って
一意的な式を必要とする一番端の位置に起因する特性を
選択窓ＳＷ内のビット・パターンを有するからである。

整合式及び非整合式については、この項の終りに説明す
る。

第１Ａ表、第１Ｂ表、及び第１Ｃ表は選択窓ＳＷ内のビ
ット・パターンが調べられている時に生じ得る３つの異
なる場合を示している。各々の場合に、装置は位相同期
されていて、選択レジスタ１９中で識別される現在のク
ロック位置は窓ＳＷの中心（ビット位置５）中にあるも
のと仮定している。−時には唯１つの選択レジスタの、
ビット位置が活性状態にあることができることに注意さ
れた。このことによって、唯１つのクロックがデータ・
クロックとして選択されることが保証される。

第１Ｂ表 （選択窓内に２以上の候補） 第１Ｃ表 （選択窓内に候補がない） 現在、遷移検出器１３から選択レジスタ１９への出力が
、第１Ａ表に示したようにビット位置６では“１”であ
り、ビット位置４及び５では“０”であるものと仮定す
る。窓ＳＷ内では唯１つの有効な選択項目が存在するの
で（“１”ビットは１つ）、窓がビット位置６の方へ右
に移動され、その中に１が整列されて、クロック位置６
が選択され、局所クロック２４のための有効選択項目と
して同期され、エラーは発生されない。もし遷移検出器
１３の出力中のサンプル“１”がビット位置４中にある
場合には、窓ＳＷは“１”を整列するために左方に移動
され、ビット位置５にある時は、窓ＳＷはそのままの状
態に残される。各相継ぐ選択サイクル中に、ビット・パ
ターンの再検査が繰返される。

次に、窓ＳＷ中に唯１つの１″でなく、（第１Ｂ表中の
４及び６に示すように）、遷移検出器１３からの出力が
窓内の２つのビット位置中に“１”を含むか、（第１Ｃ
表のように）窓内のすべてのビットがθ″であると仮定
する。このような場合は窓ＳＷは移動せず、選択エラー
機能論理回路１８によって、修正可能なエラー信号が発
生される。修正可能なエラーとは選択窓ＳＷ内に２以上
のクロック選択があるもの（即ち、２以上の“１”があ
るか、“１″が全くないもの）として定義される。

第１Ｂ表及び第１Ｃ表に関連して説明された場合（即ち
、窓ＳＷ内に２以上の“１”があるか、“１”が全くな
い場合）は、装置は同期（ロック）状態に残され、少な
くとも次の選択サイクル迄は窓ＳＷは移動されない。次
の選択サイクルで、ビット・パターンが再び調べられ、
現在有効なクロック選択を示す、単一の“ｌ”が窓ＳＷ
中に存在するかどうかが再検査される。アンロックの決
定が相継ぐエラー（それが修正可能であれ、条件付きで
あれ、もしくはその両方の組合せであれ）のために遅延
される相継ぐ選択サイクルの数は回路設計者によって予
じめ選択されるが、エラーの型缶に異なることができ、
制御回路２工中にそのようにプログラムされているか、
ハード結線されている。

制御回路２１は所謂ムーア（Ｍｏｏｒｅ）有限状態機械
によって与えることが望ましい。この有限状態回路２１
はクロック・シーケンス発生器１０によってクロックさ
れ、現在の状態中に選択エラー論理回路１８及び優先順
位フィルタ・エラー機能論理回路１６からの入力に応答
し、スイッチ２２を条件付けて、選択機能もしくは優先
順位フィルタの一方を選択的に活性化する。

上述のように、選択レジスタ１９は優先順位フィルタ１
５もしくは選択機能論理回路１１７のデータを受取る。

レジスタ１９ａがクロック信号Ｃ３によってトリガされ
る時に、入力データがトラップされる。従って、レジス
タ１９ｂが線２３を介してクロック信号Ｃ４によってト
リガーされる時には、クロック選択に対応するこのデー
タが選択レジスタ１９で利用できるようになる。次に選
択レジスタ１９の０１・・・、Ｎビットは、遅延素子ス
トリングからのＯｌ・・・Ｎ遅延クロック信号と夫々Ａ
ＮＤされる。しかしながら、０、・・・、Ｎ選択ビット
のうち１つだけが活性状態（“１”）にあるので、スト
リング１１によって発生されるクロック信号の１つだけ
が活性状態にある。ＡＮＤ動作から生じたすべての０、
・・・、Ｎ個の出力は互いにＯＲされて線２４上に単一
の局所クロック出力信号を発生する。

動作について説明すると、始動モード中に、制御回路２
１はスイッチ２２を条件付けて、選択装置１４の一部を
なす選択レジスタ１９をクリアし、優先順位レジスタ１
５を活性化する。フィルタ１５は１つの活性状態にある
ビットを除いた全部を、遷移検出器１３の出力からフィ
ルタして除去し、現在のクロック位置としてこの単一の
活性状態ビットに対応するクロック位置を無条件に受入
れる。

優先順位フィルタ１５の相継ぐ単一活性状態ビット出力
が、現在のクロック位置として順番に無条件に受入れら
れるが、優先順位フィルタからの現在出力が前の出力に
よって決定される選択窓ＳＷ内に入る迄は同期は生じな
い。現在出力が窓ＳＷ内に入ると、現在の出力に対応す
るクロック位置が選択され、局所クロックとして同期さ
れる。換言すると、装置は最後に同期に達する迄は、始
動モードに留まる。

同期モード中に、選択窓ＳＷ内のビット・パタ−ンが唯
一個局所クロックを選択できることを示すと、このクロ
ック位置が局所クロックとして選択され、同期される。

もし窓ＳＷ中のビット・パターンが局所クロックの選択
項目が全くないか、もしくは２個以上あることを示すと
、位相同期のアンロックは少なくとも次の選択サイクル
迄遅延される。有効なクロック選択が示されない時に、
アンロックが遅延される選択サイクルの数は設計者によ
って予じめ選択されている。この遅延期間の任意の時刻
に、ビット・パターンが唯１つのクロック選択を示すと
、クロック位置が選択されて、局所クロックとして同期
（ロック）される。そうでない時は、アンロックが遅延
期間の終りに生じて、位相同期の再同期が開始される。

再同期は始動手順を繰返すことによって行われる。

現在のクロック位置に対応する、選択レジスタ中の単一
の活性状態ビットは、第１Ａ、第１Ｂ及び第１Ｃ表中に
示すように、常に選択窓ＳＷ中の中心にある。もし、こ
の単一の活性状態ビットがビット位置０にある場合のよ
うに選択窓ＳＷがインクレメンタルに左側に（もしくは
位置Ｎに向かって右側に）移動される時は、循環モード
が開始される。

循環モード中に、選択レジスタ１９が始動時のように、
クリアされ、優先順位フィルタ１５が活性化される。し
かしながら、優先順位フィルタ１５の単一の活性状態出
力は１回しか使用されず、即ち最初の単一活性状態ビッ
ト出力に対応するクロック位置が無条件に受入れられ、
局所クロックとしてロックされ、動作が上述の同期モー
ドのように続けられる。

好ましい実施例では、各選択サイクルは５デ一タ周期よ
り成る。しかしながら、この数は任意の奇数に迄増加で
きる。奇数であることは、準安定な出力を除去するため
に、レジスタ１２ｂが相継いで２回ラッチできるように
するために必要である。又第２ｂ図に示したデータは−
様なデータ速度を有するが、本発明のディジタル位相同
期装置はこのような−様なデータ速度を必要とせず、デ
ータはラン・レングス制限伝送用コードのようなコード
化データでよい。多くのデータ速度とともに使用するた
めには、遅延素子ストリング１１を通る全遅延時間は、
勿論最小の予想データ速度のビット周期に少なくとも等
しくなければならない。

く く −く 派 く く く− く ロー く− 一く 派 （１）　　ロ く口 く 口 く Ｘを選択レジスタ（ＳＲ）中の現在のビット位置選択と
し、２及びＮ−２間（これ等の数を含む）の任意の数と
すると、ビット位置Ｘのための選択論理式は次の通りで
ある。

ＳＥＬ、＝Ａ、　　（Ｂｘ−＋　　■ＢＸ＋＋　　）　
　＋ＢＸ　　（ＡＸ＋Ｉ　　ＢＸ−２十Ａｘ−＋　　Ｂ
Ｘ−２）遷移検出器（ＴＤ）１３の出力は、２以上の連
続した１を有することはできないので、パターン０１１
．１１０及び１１１は窓ＳＷ中に見出すことはできない
。

パターンＯＯＯ及び１０１は窓内に発生できる合法的パ
ターンであるが、これ等は次の選択が窓（０００）の外
にあるか、準安定（１０１）があることを暗に示してい
る。従って、これ等はエラーとして記録され、現在の選
択は保留される。アンロック迄の決定は少なくとも、も
う１選択サイクル遅延され、回復の機械が与えられる。

非整合式 以下、現在の選択　　以下、窓は左に移動し、はＡ、に
あるもの とする。

５ＲＡＯＡ、Ａ２ 現選択　０１０ ＴＤ　　　Ｂｏ　Ｂ、　　Ｂ。

サンプル１００ ＳＲの　Ａ。ＡｌＡ２ 次選択　１００ ＥＬＯ ＝Ａ。

Ｂ。

ＳＲＡ、Ａ、Ａ２ ＴＤ　　　Ｂｏ　　ＢＩ　　Ｂ２ 次の選択サイクルにもう １回修正の機会が与えら れているものとする。

Ｂ。

Ａ　＋　　Ａｚ　　Ａ３ Ｂ＋　　Ｂｚ　　Ｂｉ 発生で　１１０ きない　１１１ ＳＲＡｏ　　Ａｌ　　Ａｚ　　　　　　ＡＩ　　Ａ２　
　Ａ１Ｓ　Ｅ　Ｌ　Ｉ＝　Ａ　＋　（Ｂ　ｏ　　■Ｂ　
２）　＋　Ａ２　　Ｂ　ＩＢ　３以下、現選択は　　　
　以下、窓は右に移動し、Ａ　Ｈ−１にあるもの　　　
選択サイクルにもう一回とする。　　　　　　　修正の
機会が与えられるものとする。

ＳＲＡＭ−２ＡＮ−Ｉ　ＡＮ 現選択　０１０ ＴＤ　　　ＢＮ、、。　ＢＮ−Ｉ　　ＢＮサンプル００
１ ３Ｒの　ＡＮ−２ＡＮ−Ｉ　ＡＮ 次選択　０　１　１ ＥＬＮ ＡＮ ＢＮ　ＢＮ−２ ＳＲＡＭ−□ＡＭ−Ｉ　ＡＮ　　ＡＮ−ｓ　ＡＮ−Ｚ　
ＡＮ−１ＴＤ ＢＮ−３ＢＮ−ｚ　ＢＮ−１ 発生で きない ＳＲＡＭ−Ｚ　ＡＮ−Ｉ　ＡＮ　　ＡＩ　Ａｍ　Ａ３Ｓ
　Ｅ　ＬＮ−１＝ＡＮ−１（ＢＮ　■ＢＮ−ｚＬ＋ＡＭ
−２８Ｎ−Ｉ　ＢＮ−＋ （ロ）選択エラー機能 整合式 Ｘを現在のビット位置選択とし、１及びＮ間（これ等の
数字を含む）の任意の整数とすると、位置Ｘのための選
択エラー機能式は次の通りである。

Ｓ　Ｅ　ＦＸ　　＝Ａｘ　　（（Ｂｘ−＋　　＋　Ｂｘ
−＋　　）（Ｂｘ−＋　　ＩＢ）） 選択エラー機能（Ｓ　Ｅ　Ｐ）のため非整合式は存在し
ない。Ａｏは窓ＳＷの中心にあることはできない。Ａｏ
が現在の選択ならば、循環モードが開始される。

（ＤＩ）優先順位フィルタ・エラー機能整合式 Ｘを１及びＮ−１間（両数字を含む）の整数とし、現在
の選択に対応するビット位置を示し、Ａを選択レジスタ
、Ｂを遷移検出器を表わすものとすると、優先順位フィ
ルタ・エラー機能式は、次式で表わされる。

Ｐ　Ｆ　Ｅ　Ｆ　＝　ＡＸ　Ｂｙ−＋　　Ｂｙ　　ＢＸ
＋＋優先順位フィルタの出力は単一の活性状態ビットだ
けを有することができる。従って、パターン１０１．１
１１．０１１．１１０は窓内に見出すことはできない。

このことは、唯一の検出可能なエラー条件は次の場合で
あることを意味している。

ＢＸ−Ｉ　　Ｂ、　　Ｂ□１ ＰＦＥＦせ１に等しくなり、エラーを示す。

非整合式 この式は、次の状態に関係する。

Ａｏ　　ＡＩ　　　　　　　　　ＡＮ−Ｉ　　ＡＭｌ　
　０　　　　　　　０　　１ Ｂｏ　　　ＢＩ　　　　　　　　　　　　　ＢＮ−Ｉ　
　　　ＢＮｏ　　　　　０　　　ＰＦＥＦ＝１　　０　
　　　　０従って、 Ｐ　Ｆ　Ｅ　Ｆ　＝Ａｏ　　Ｂａ　　Ｂ＋　　−Ｐ　Ｆ
　Ｅ　Ｆ　＝　ＡＮ　　Ｂ）ｌ−Ｉ　　ＢＮ優先順位フ
ィルタの出力は単一の活性状態ビットだけを有すること
ができることに注意されたい。

従って、パターン１１は窓内に見出されない。窓ＳＷが
同じ位置に留まるか、Ａｏから右へもしくはＡ、から左
へ移動することができる。Ｘを選択レジスタ中の現在の
ビット位置選択とし、１及びＮ−１の間の（この画数を
含む）任意の数とすると、優先順位フィルタ・エラー機
能式は次式で表わせる。

Ｐ　Ｆ　ＥＦ−ＡＸ　　ＢＸ−Ｉ　　ＢＸ　　ＢＸ−１
＋Ａｏ　Ｂｏ　　１３＋　＋ＡＮ　ＢＮ−Ｉ　ＢＮＦ０
発明の効果 本発明に従えば、入力データを局所クロックと同期させ
るための改良ディジタル位相同期装置及び方法が与えら
れる。

【図面の簡単な説明】

第１図は、本発明を具体化したディジタル位相同期装置
のブロック図である。 第２Ａ図及び第２Ｂ図は、夫々第１図のクロック・シー
ケンス発生器及びこれによって発生される波形を示した
図である。 第３図は、第１図の１からＯへの遷移検出器の論理図で
ある。 第４図は、第１図の優先順位フィルタの論理図である。 ９・・・局所発振器、１０・・・クロック・シーケンス
発生器、１１・・・遅延素子ストリング、１２・・・レ
ジスタ、１３・・・遷移検出器、１４・・・選択装置、
１５・・・優先順位フィルタ、１６・・・優先順位フィ
ルタ・エラー機能論理回路、１７・・・選択機能論理回
路、１８・・・選択エラー機能論理回路、１９・・・選
択レジスタ、２０・・・最終選択論理回路、２１・・・
制御回路、２２・・・スイッチ。

Claims (5)

【特許請求の範囲】
1. （１）（イ）窓内の現在のクロック位置が、有効な局所
   クロック選択として選定できるかどうかを判断するため
   のビット・パターンを調べる、現在のクロック位置に隣
   接する一意的なクロック位置の最大数を定める選択窓を
   与える装置を有する選択手段と、 （ロ）唯１つの局所クロック選択があることを示す上記
   選択窓内の、ビット・パターンに応答する手段とを有す
   る、 入力データと局所クロックを同期させるためのディジタ
   ル位相同期装置。
2. （２）（イ）遅延素子ストリングと、 （ロ）入力データによつてクロックされるシフト・レジ
   スタより成り、相次ぐ選択サイクルの各々の間に、予定
   数の、順次的、一意的クロック信号を与えるためのクロ
   ック・シーケンス発生器と、 （ハ）上記一意的クロック信号に応答してトリガーされ
   、上記遅延素子ストリングによつて与えられる相継ぐ遅
   延された波形の状態をトラップするレジスタと、 （ニ）上記トラップされた波形中の遷移を検出して、各
   々が夫々のクロック位置に直接対応する出力を与える遷
   移検出器と、 （ホ）窓内の現在のクロック位置が、有効な局所クロッ
   ク選択として選定できるかとうかを判断するためのビッ
   ト・パターンを調べる、現在のクロック位置に隣接する
   一意的なクロック位置の最大数を定める選択窓を有し、
   上記遷移検出器の出力を受取る選択手段と、（ヘ）上記
   選択窓内で、唯１つの局所クロック選択があることを示
   すビット・パターンに応答して、そのクロック位置を局
   所クロックとして選択し、ロックし、そうでない時は、
   決定を遅延して、少なくとも次の選択サイクル迄位相同
   期をアンロックする手段とを有する、 入力データと局所クロックを同期するためのディジタル
   位相同期装置。
3. （３）（イ）現在のクロック位置に隣接する一意的なク
   ロック位置の選択された数を定める選択窓内のビット・
   パターンを調べ、 （ロ）現在の選択窓内のビット・パターンが有効な局所
   クロック選択として選定できるかどうかを判断し、 （ハ）上記選択窓内のビット・パターンが唯１つの局所
   クロック選択を示すならば、そのクロック位置を局所ク
   ロックとして選択し、ロックする段階を有する、 入力データと局所クロックを同期させる方法。
4. （４）（イ）遅延素子ストリングによつて供給されるト
   ラップされた波形中の遷移を検出して、各々夫々のクロ
   ック位置に直接対応する出力を与え、 （ロ）上記出力から１つの活性状態ビットを除く、すべ
   ての出力をフィルタして除去し、現在のクロック選択と
   してこの単一の活性状態ビットに対応するクロック位置
   を受入れ、（ハ）現在のクロック位置に隣接する一意的
   なクロック位置の最大数を定める選択窓内の上記出力を
   調べ、 （ニ）現在のビットが選択窓内におさまる迄、上記出力
   の各相継ぐ１つの中のその後の活性状態ビットについて
   上記フィルタリング及び受入れ段階を繰返し、 （ホ）上記現在ビットに対応するクロック位置を局所ク
   ロックとして選択して、ロックする、始動中の段階を有
   する、 入力データと局所クロックを同期させる方法。
5. （５）（イ）遅延素子ストリングによつて供給されるト
   ラップされた波形中の遷移を検出して、各々夫々のクロ
   ック位置に直接対応する出力を与え、 （ロ）上記出力から、検出された最初の活性状態ビット
   を除くすべての出力をフィルタして除去し、この単一の
   活性状態ビットに対応するクロック位置を、現在のクロ
   ック位置として無条件に受入れ、 （ハ）上記無条件に受入れたクロック位置を局所クロッ
   クとてしロックする段階を有する、 入力データと局所クロックを同期させる方法。