JPH0256049A - バスの利用を最適化するためのデータラッチングを含むデータバス制御回路及び方法 - Google Patents

バスの利用を最適化するためのデータラッチングを含むデータバス制御回路及び方法

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JPH0256049A
JPH0256049A JP1117183A JP11718389A JPH0256049A JP H0256049 A JPH0256049 A JP H0256049A JP 1117183 A JP1117183 A JP 1117183A JP 11718389 A JP11718389 A JP 11718389A JP H0256049 A JPH0256049 A JP H0256049A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の分野〕 本発明は一般にはコンピュータ技術に関する。
より特定的には、本発明はコンピュータシステムにおけ
るデータの操作及び転送に関する。即ち本発明はバスの
利用を最適化するためにデータ状態をデータバス上にラ
ッチするための手段及び方法を含むデータバスアーキテ
クチャの改良に関する。
〔発明の背景〕
−ｉにバスは信号の集群、１つ或はそれ以上のコンピュ
ータ成分、及び関連する通信（用法）プロトコルからな
る。１つの成分から別の成分までバスを介してデータを
転送できる速度は、総合コンピュータシステムの動作速
度に直接影響を与える。従ってバス利用方策即ちバス利
用技術はデータ転送に使用することができるバス時間の
パーセンテージを最適化することを探究している。
データバスに接続されているコンピュータシステムの種
々の成分は、一般にノードと呼ばれる。
これらのノードは、典型的には駆動ノード或は受信ノー
ドの何れか、或は両方であることを特徴とし、また典型
的には大規模集積回路即ちチップからなる。駆動回路と
して働らくノードは、バス内の各ラインに特定のデータ
状態をもたらすことによってデータをバス上に能動的に
駆動する。受信回路として働らくノードは、バスが駆動
ノードによって特定状態に駆動された後にバスからデー
タをサンプリングする。コンピュータシステム内の選択
されたノード間の通信は、バス上のデータの時間マルチ
プレックスを特定するバスプロトコルの制御の下に遂行
される。
一般にベースバンドバスは、−時に１以上の駆動回路が
データをバス上へ駆動することを禁止している。この禁
止には少なくとも２つの理由が存在している。即ち、（
１）バス上へ同時に２或はそれ以上のデータ状態を駆動
するとバス上に不確定データ状態が発生してバスが受信
ノードによってサンプルされる時に何れのデータ状態も
正確な転送を妨げられるからであり、また（２）若干の
型の駆動回路はもし同一のバスを同時に駆動すれば雑音
、信号スパイク及び短絡のような電気的に有害な或は危
険な状態を発生するからである。
〔従来技術〕
このような拘束の下でデータ転送速度及びバス利用を最
適化するために、現在の典型的システムは種々の方法で
作動している。１つの周知方式においては３状態（トラ
イステート）駆動回路を使用し、連続する駆動ノードを
不能化及び可能化するようにタイミングイベントを分離
している。３状態駆動回路は、同一のラインに接続され
た複数の駆動回路が同時にそのラインを駆動しようとし
て競合状態になると、一般にコンピュータシステムに有
害な電力トランジェントを発生する。従って一つの駆動
回路は次の駆動回路が可能化される前に完全に不能化さ
れなければならない。一つの駆動回路を不能化し、次の
駆動回路を可能化するのに要する期間中には、データを
データバスからサンプルすることはできない。従ってこ
れはバスの休止時間を表わし、バスの利用率を低下させ
る。
これはコンピュータシステムのデータ帯域中、即ち単位
時間当り送信される情ｔｌａｆｆｉの低下を招来する。
たとえシステムの総合タイミングに重大な進歩があって
も、駆動回路を可能化及び不能化するのに要する時間は
他の進歩に伴って与えられるデータ転送時間の短縮には
比例しないから、この欠点は存在している。
データ転送の別の方法は、開放端子駆動回路を使用する
。この開放端子駆動回路はデータバスラインを単一の状
態だけで駆動する。他の状態は、駆動回路が反対の状態
を駆動する時以外はデータバスラインを特定の状態に保
持する静的な抵抗によって与えられる。開放端子駆動回
路は、全ての能動駆動回路がバスを同一の状態に駆動し
ようとし、またバスを反対状態に駆動しようとする抵抗
力は比較的弱い抵抗のみであるために、所与のパスライ
ンを同時に駆動することが可能である。更に、若干の駆
動回路が可能化された時に抵抗に流れる電流は、１つの
駆動回路だけが可能化された時以上にはならない。従っ
てこの方法は第１の駆動回路のための不能化時間と次の
第２の駆動回路のための可能化時間とを重畳させること
が可能である。
しかしながら、開放端子駆動回路を単純に切替えてもバ
ス利用を必ずしも最適化するものではない。駆動されな
いバスを反対の論理状態に引込むために使用される抵抗
は、バス電力とバス速度との間の取捨選択を必要とする
。高インピーダンス抵抗は低電力消費をもたらすが、バ
ス帯域中を制限する。充分に高いシステム帯域中を得る
ためには、これらの抵抗は低インピーダンスとして短か
い信号遷移が得られるようにし、またバス及びそのノー
ドの容量を容易に打破するようにしなければならない。
しかし、これらの抵抗のインピーダンスを低下させると
バス駆動回路がバスを駆動するのに必要な電流が増加し
、また関連するパスラインが駆動された時にこれらの抵
抗によって消散させなければならない電力も増加する。
以上のように、データバス転送制御のための現行技術は
、システム電力要求とデータバス利用率との間で望まし
くない或は魅力に欠ける取捨選択を必要とする。３状態
駆動回路は低電力データ転送を提供するが、満足できな
い駆動回路を受は渡し時間（データ転送のために１つの
駆動回路を不能化し別の駆動回路を可能化するために必
要な時間）を必要とする。開放端子駆動回路は連続する
駆動回路のための可能化及び不能化時間を重畳させるこ
とが可能であり、従って非効率な受は渡し時間を短縮さ
せまたバス利用率を増加させることができるが、システ
ムの電力要求は受入れ難い動作性能、となり得る程増加
する。
〔発明の概要〕
本発明は、システム電力要求を過渡に増加させることな
くバス利用率を最適化する改良されたデータバス制御手
段及び方法を通して、現在利用可能な方式の欠点を解消
することを目的とする０本発明のデータバスを制御する
手段及び方法は、現在利用できる種々の方法の欠点を組
入れることなくこれらの方法の長所を取入れている。
本発明の特定応用は、データバス利用率を損うことなく
３状態駆動回路がデータバス上へデータを供給するよう
にしたデータバス制御の手段及び方法を提供することに
ある。詳述すれば本発明は、各データ状態を次のデータ
状態がバス上に駆動されるまでデータバス上にラッチし
ておくデータバス制御のための手段及び方法を提供する
。これによってバス上に現存するデータを完全に保存し
てデータのサンプリングを可能ならしめつつ駆動ノード
の不能化を可能にするデータバス制御技術が提供される
。
本発明の長所は、以下に説明する好ましい実施例の使用
によって得ることができる。本発明及びその実施例は、
駆動ノードがバス上へデータを駆動しそのデータがバス
上にラッチされた後で、別の駆動ノードがバス上へデー
タを駆動し始める前の任意時点に、データバスからデー
タをサンプリングすることを可能にする。サンプリング
は駆動ノードが不能化された後でさえ行われる。不能化
期間とサンプリング期間の重畳を可能としたことによっ
て、本発明はデータバス利用率及びコンピュータシステ
ムが必要とする電力消費を最適化する６本発明は、駆動
ノードがデータをバス上へ駆動した後にそのデータ状態
をバス上にラッチし、別の駆動ノードが異なるデータ状
態をバス上へ駆動するまでそのデータ状態を維持するラ
ッチング技術を使用する。ラッチングは、バスの各ライ
ン毎に分離したラッチ回路を設けることを含む受入れ得
るラッチング技術によって達成することができる。
〔実施例〕
以下に添附図面を参照して好ましい実施例を詳細に説明
するが、添附図面においては同一要素には同一参照番号
、を附して識別している。
要約すれば、本発明の好ましい実施例はコンピュータシ
ステム内のデータバスに組込まれるラッチ回路手段を提
供する。このラッチ回路手段は、次のデータ状態或はベ
クトルがバス上へ駆動されるまで、バス上にデータ状態
を維持する。データサンプリングは駆動ノードがまだ可
能化されているか否かには拘わりなくデータベクトルが
完全にバス上へ駆動された後から別の駆動ノードが新ら
しいデータ状態をバス上へ駆動し始めるまでの任意時点
に行うことができる。好ましい実施例はデータバス内の
各データライン毎に分離したラッチ回路を使用すること
を想定している。しかし、データバス内の１以上のデー
タラインを制御するラッチ回路手段を設けることも本発
明の範囲に含まれる。
さて、第１図は一般的なコンピュータシステムの概要を
示す。本発明は第１図に示すようなシステム内に組込ん
で容易に使用することができる。
図示のようにＣＰＵｌ０はバス１２と通信し、バス１２
は全体をメモリ１４で示すメモリ、全体を１１０１６で
示す入力／出力装置、及び全体を外部バス１８で示す他
のバス回路網と通信する。第１図に概要で示すシステム
成分は、コンピュータシステムにおいてバス１２で示さ
れているようなデータバスと共に広く使用されている典
型的な成分からなっていることを理解されたい。例えば
、１１０１６は表示端末、プリンタ、モデム或は他の入
力／出力装置であってよい。同様に、外部バスは適当な
制御の下に（バス制御回路は図示せず）動作するイーサ
ネットバスであってよい。即ち、第１図のシステムは単
なる例示にしか過ぎないのである。
前述のように、典型的には３状態駆動回路を使用する場
合にはデータバスの同時駆動に伴う諸問題を回避するた
めに、連続的に通信する駆動回路の可能化期間を開始及
び終了させる分離したタイミング信号の使用が必要とな
る。３状態駆動回路を使用する典型的なデータバス通信
トランザクションのタイミングを第２図に示す。
第２図においては、時間は水平軸上に示してあり、左か
ら右へ進む。期間Ｔ、はバス駆動回路を可能化して特定
のデータ状態をバス上へ駆動するのに要する期間を表わ
す。次の期間Ｔ２は１或はそれ以上の受信ノードがバス
からデータをサンプルできる期間を表わす。この期間Ｔ
２は動作中のコンピュータシステムの特定パラメータに
依存して図示したよりも長くても或は短かくても差支え
ない。期間Ｔ３は第１の駆動回路を不能化するのに要す
る時間である。期間Ｔ３の終了と共に始まる期間Ｔ４は
、次の駆動回路を可能化し受信ノードにサンプリングさ
せるデータをバス上へ駆動するのに要する時間を表わす
。次のサンプリング期間Ｔ、は第２図に示す技術では期
間Ｔ４の終了後でなければ開始されない。期間Ｔ１及び
Ｔ４中にはデータサンプリングは行うことができない。
これらの期間中はバス上のデータは不確定である。
期間Ｔ１乃至Ｔ、はそれぞれの期間を視覚的に表わそう
とするに過ぎず、尺度を合わせて図示されておらず、実
際には図示したよりも長くても或は短かくても差支えな
いことに注意されたい。
第３図は第２図と類似のタイミング図であるが、第３図
は開放端子駆動回路に関連するデータバスのトランザク
ションを示す。第３図においても時間は水平軸上に示さ
れ、左から右へ進む、３ＩＪＩ間Ｔ′は第２図の期間Ｔ
１に対応し、第１のバス駆動回路が可能化されてデータ
をバス上へ駆動するのに必要な時間を表わす０期間Ｔ′
は第２図の期間Ｔ２に対応し、データをバスからサンプ
ルできる期間を表わす。Ｔ′は第１の駆動回路を不能化
するのに必要な期間を表わし、一方期間Ｔ′は次の第２
の駆動回路を可能化しデータをバス上へ駆動するのに要
する時間である。開放端子駆動回路を使用する場合には
２或はそれ以上の開放端子駆動回路をバスに対して同時
に可能化できるようにしても図示のように重畳させるこ
とができる。しかしこの期間中にはバス上のデータは不
確定である。期間Ｔ′中に第２の駆動回路によってバス
上へ駆動されたデータは、次の期間Ｔ′中にサンプル可
能れらの期間を視覚的に表わしたに過ぎず、実際には図
よりも長くても或は短くても差支えないことに注意され
たい。
第２図及び第３図のタイミング図を検討すれば、データ
をバスからサンプルできる期間はシステム動作時間の比
較的小部分に過ぎないことが理解さＴ′はバスを不活動
にすべき期間であり、従ってコンピュータシステムのデ
ータ帯域中を制限している。
本発明は第４図に示すようなバス制御方式の回路によっ
てこの不活動時間の殆んどを解消する。
第４図ではバス１２は駆動回路手段２２及び２４からデ
ータを受ける。説明のために２駆動回路手段のみを示し
であるが、より多くの、或は少ない駆動回路手段の使用
も本発明の範囲内にあることを理解されたい。また、駆
動回路手段２２及び２４は送信専用ノード或はトランシ
ーバノード即ち送信及び受信の両方を行うノードを含む
ものとする。バスが駆動回路手段２２或は２４の一方に
よって特定のデータ状態に駆動されると、ラッチ回路手
段２６は、その駆動回路或は異なる駆動回路によってバ
ス１２が異なるデータ状態に駆動されるまで、そのデー
タ状態をバス１２上にラッチする。バス１２上にラッチ
されたデータは受信回路２８によって、或は受信回路と
して機能する駆動回路手段２２或は２４の一方によって
サンプルされる０例えば、もし駆動回路手段２２がバス
１２を第１のデータ状態に駆動すれば、ラッチ回路手段
２６は駆動回路手段２２或は駆動回路手段２４がバス１
２を異なるデータ状態に駆動するまで第１のデータ状態
をバス１２上に維持する。ラッチ回路手段２６は、始め
にデータ状態をバス上へ駆動した駆動ノードがその能動
的駆動を終了するとしないとに拘わらず、バス上の現行
データ状態を維持する。
第５図は本発明の好ましい実施例によるコンピュータバ
ス制御システムのより特定的な回路図である。第５図に
おいては、駆動回路手段２２は送信専用ノードとして、
また駆動回路手段２４はトランシーバノードとして示さ
れている。駆動回路手段２２及び２４はバス１２の１本
のライン１２ａのみに接続されているように図示しであ
るが、実際には各駆動回路手段はバス１２上の各ライン
に接続されていよう。ラッチ回路手段２６は、単一のパ
スライン１２ａだけに使用されるものとしであるが、よ
り詳細に示されている。実際にはラッチ回路手段２６は
複数のラッチ回路５０からなり、各ラッチはそれぞれバ
ス１２の複数のラインの１本に接続されている。受信回
路手段２８もより詳細に、示されており、バス１２の１
本のライン１２ａのみに接続されているものとしである
が、実際にはバス１２の各ラインに接続されていよう。
本発明の範囲内で駆動回路手段、受信回路手段及びラッ
チ回路手段の他の形状も使用可能である。
駆動回路手段２２は駆動項中器３０を含み、この増巾器
３０はライン３２から受ける可能化信号に応答してライ
ン３４からのノードデータをパスライン１２ａ上へ駆動
する。同様に、駆動回路手段２４は増１１１器４０を含
み、増巾器４０はライン４２から受ける可能化信号に応
答してライン４４からのノードデータをパスライン１２
ａ上へ駆動する。更に、駆動回路手段２４は増巾器４６
をも含み、この増巾器４６はライン１２ａからデータを
受信し、その出力はデータラッチ回路４８に接続されて
いる。データラッチ回路４８はライン５２から受けるラ
ッチ可能化信号に応答してパスライン１２ａからのデー
タをサンプルし、そのデータをライン５４を通してノー
ドへ転送する。受信回路手段２８はパスライン１２ａに
接続されている増１１器５６を含む。増巾器５６はラッ
チ回路５８に結合されており、ラッチ回路５８はライン
６０上のラッチ可能化信号に応答してパスライン１２ａ
からのデータをサンプルし、そのデータをライン６２を
通してノードデータを転送する。
ラッチ回路手段２６は複数のラッチ回路５ｏを含み、そ
れらの１つを第５図に示しである。各ラッチ回路５０は
１対のインバータ６４及び６Ｇとフィードバック抵抗６
８とからなる。１対のインバータの代りに非反転増巾器
のような他の回路を使用することも本発明の範囲内に含
まれる。ラッチ回路５０の入力はパスライン１２ａに接
続されている。
動作を説明する。どちらが可能化信号を受けたかによっ
て決定された駆動項中器３ｏ及び４ｏの一方はパスライ
ン１２ａを特定の状態に駆動する。
好ましい実施例においては、これらの駆動回路は３状態
駆動回路である。パスライン１２ａを選択された状態に
駆動する作用によって、ラッチ回路５０は駆動作用が終
了した後もそのデータ状態をバス上に保持する。ラッチ
回路５０は、次の可能化信号が第５図の増巾器３０或は
増巾器４０の何れかである別のノードの駆動増巾器を付
活するまで、そのデータ状態をライン１２ａ上に保持す
る。
何れかの駆動増巾器が付活されると、ラッチ回路５０の
保持作用は駆動増巾器の駆動作用によって無効にされ、
バスは新らしい状態をとる。しかし、それ以後ラッチ回
路２６は、別のノード駆動回路による駆動作用まで、こ
のデータ状態をバス上に保持する。この回路ではデータ
は受信回路として働らく駆動回路手段２４或は受信回路
手段２８の何れかによって、ノードの１つによる能動的
駆動の後の何れの時点においても、バスからサンプルす
ることが可能である。
本発明の好ましい実施例によるコンピュータシステムの
動作に関連するタイミングを第６図に示す。第６図にお
いても時間は水平軸上に示されており、左から右へ進む
。第１の期間Ｔ＃は第１の駆動ノードが可能化信号に応
答して可能化されデータバスラインを所望のデータ状態
に駆動するのに必要な期間を表わす。第２の期間Ｔ″は
データをデータバスからサンプルできる後続の期間であ
る。この期間は期間ＴＮと重畳しており、期間Ｔ＃は第
１の駆動回路を不能化して能動的な通信をバスから除去
するのに必要な時間である。ラッチはこの期間Ｔ“中に
データ状態を完全にバス上に維持する。
あるが、これらが同一である必要はない。図示の例は単
に理想的な動作環境、即ち先行駆動回路が完全に不能化
されるまでにデータサンプリングが完了するような環境
を表わしているに過ぎない。
第１の駆動回路がバスとの能動的な通信から実効的に除
去された後（ｊｔＩＩ間Ｔ“の終了の後）、別の（或は
同一の）駆動ノードから新らしいデータをバス上へ駆動
することが可能である。図示の期間Ｔ“は次の駆動回路
が可能化信号に応答して可能化され新らしいデータ状態
をデータバス上へ駆動するのに要する時間を表わす。次
の期間Ｔ″は受信ノードがこの新らしいデータ状態をデ
ータバスからサンプルできる期間である。別の期間が期
間Ｔ″に対応して示されている。この期間Ｔ　は第２の
駆動回路を不能化し、バスとの能動的な通信を除去する
のに要する期間を表わしている。第６図においても期間
Ｔ’乃至Ｔ　はそれぞれの期間を視覚的に表わす目的に
過ぎず、尺度を合わせてなく、実際には図示よりも長く
ても或は短かくても差支えないことに注意されたい。
第６図のタイミング図から明白なように、本発明はデー
タバス利用を最適化しつつ、電力効率がより高い３状態
駆動回路の使用を可能にしている。
好ましい実施例においてバスからデータをサンプルでき
ない期間は、駆動回路が可能化されているデータをバス
上へ能動的に駆動している例えば期ス上に駆動されてし
まうとラッチ回路の保持作用のために、次のデータ状態
が駆動回路によってバス上に駆動されるまでの例えばＴ
＃及びＴ＃のような任意時点にデータをサンプルするこ
とが可能である。
好ましい実施例においては、フィードバックラッチ回路
５０は、高速の信号遷移を発生させるのではなく該回路
５０が最初に駆動されたデータのレベルを維持するだけ
でよいから、ノード駆動回路に比して比較的弱い駆動力
を有している。また抵抗６８は離散した抵抗であっても
よいし、或は単に第２のインバータ６６の固有出力イン
ピーダンスであっても差支えない。抵抗の実際の値は、
バスの直流負荷及び駆動と駆動の間に有効論理状態を維
持する必要性によって定まる最大値と、駆動回路がラッ
チを丁度解除できるよう充分に高い最小値との間の何処
かに定めることができる。−般的には、この抵抗値は駆
動回路の出力インピーダンスとバスに関連している諸受
信ノード（典型的には８〜１０受信ノードであるが、考
えられるところでは４０成はそれ以上）の入力インピー
ダンスの和との間の平均値を表わす。ＴＴＬ論理システ
ムにおいてはこの比は約１（１０：１であり、１方ＣＭ
ＯＳシステムにおいてはこの比は約１０，（１００：１
である。使用、動作及び構造の容易さ、及び信号処理の
最適化から、好ましい実施例はＣＭＯＳ回路の使用を企
図している。対応して、ラッチも理想的駆動回路として
組立てられた２つのＣＭＯＳインバータ６４及び６６か
らなる。
以上の好ましい実施例の説明は本発明の実施を限定する
ものではない。本発明自体は特許請求の範囲に明示され
ている。特許請求の範囲は少なくとも上述の特定実施例
を、またコンピュータ技術に習熟した及び本明細書の内
容を理解した人々には明白な多くの変更及び変形を包含
することを理解されたい。
【図面の簡単な説明】
第１図は本発明と共に使用されるコンピュータシステム
の概要図であり、 第２図は３状態駆動回路を使用する１つのデータバス制
御技術に伴うタイミングを示し、第３図は開放端子駆動
回路を使用する第２のデータバス制御技術に伴うタイミ
ングを示し、第４図は本発明の好ましい実施例の概要図
であり・ 第５図は本発明によるコンピュータシステムのより特定
的な回路図であり、 第６図は第１図に示すようなコンピュータシステムにお
ける本発明の好ましい実施例に伴うタイミングを示す。 ｌＯ・・・ＣＰＵ、１２・・・バス、１４・・・メモリ
、１６・・・入力／出力装置Ｚ　（１１０）、１Ｂ・・
・外部バス、２２．２４・・・駆動回路、２６．４８．
５０，５８・・・ラッチ回路、２８・・・受信回路、３
０．４０・・・駆動増巾器、４６．５６・・・増巾器、
６４．６６・・・インバ―り、６８・・・フィードバッ
ク抵抗。 ＦＩＧ、　ｔ ＦＩＧ、　６ ＦＩＧ、　３

Claims (22)

    【特許請求の範囲】
  1. （１）コンピュータシステム通信のためのデータバス制
    御システムであって： データを通信するためのバス手段； 前記バス手段に結合され、該バス手段上へデータを駆動
    する駆動回路手段； 前記バス手段に結合され、該バス手段からバスをサンプ
    リングする受信回路手段； 前記バス手段に結合され、前記駆動回路手段が前記バス
    手段上へデータを駆動するのに応答して前記バス手段上
    にデータをラッチするラッチ手段 を具備するデータバス制御システム。
  2. （２）駆動回路手段が３状態駆動回路手段からなる請求
    項（１）記載のデータバス制御システム。
  3. （３）バス手段が複数の通信ラインからなり、ラッチ手
    段がそれぞれ前記通信ラインの１つに結合されている複
    数のフィードバックラッチ回路からなる請求項（１）記
    載のデータバス制御システム。
  4. （４）各フィードバックラッチ回路が、直列に結合され
    た１対のインバータ回路、及び各通信ラインに結合され
    ているフィードバック抵抗からなる請求項（３）記載の
    データバス制御システム。
  5. （５）各フィードバックラッチ回路が： １つの出力と、バス手段の通信ラインの１つに結合され
    ている１つの入力とを有する第１のインバータ回路； １つの出力と、前記第１のインバータ回路の出力に結合
    されている１つの入力とを有する第２のインバータ回路
    ；及び 前記第２のインバータ回路の出力と前記通信ラインの１
    つとの間に結合されている抵抗手段を具備する請求項（
    ３）記載のデータバス制御システム。
  6. （６）第２のインバータ回路の出力に通信ラインの１つ
    に結合され、抵抗手段が前記第２のインバータ回路の固
    有出力インピーダンスである請求項（５）記載のデータ
    バス制御システム。
  7. （７）コンピュータシステム通信のためのデータバス制
    御システムであって： データを通信するためのバス手段； 前記バス手段に結合され、該バス手段上へデータを駆動
    する第１の駆動回路手段； 前記バス手段に結合され、該バス手段上へデータを駆動
    する第２の駆動回路手段； 前記バス手段に結合され、前記第１の駆動回路手段が前
    記バス手段上へデータを駆動するのに応答して前記バス
    手段上にデータをラッチし、前記第１の駆動回路手段が
    不能化された後該第１の駆動回路手段が再び前記バス手
    段上へデータを駆動するまで、或は前記第２の駆動回路
    手段が前記バス手段上へデータを駆動するまで前記ラッ
    チされたデータを前記バス手段上に維持するラッチ手段
    ；及び 前記バス手段に結合され、前記ラッチされたデータをサ
    ンプリングする受信回路手段を具備するデータバス制御
    システム。
  8. （８）コンピュータシステム通信のためのデータバス制
    御システムであって： データを通信するためのバス手段； 前記バス手段に結合され、該バス手段上へデータを駆動
    する第１の駆動回路手段； 前記バス手段に結合され、該バス手段上へデータを駆動
    する第２の駆動回路手段； 前記バス手段に結合され、前記第１の駆動回路手段が前
    記バス手段上へデータを駆動するのに応答して前記バス
    手段上にデータをラッチするラッチ手段；及び 前記バス手段に結合され、前記第１の駆動回路手段が再
    び前記バス手段上へデータを駆動する前、或は前記第２
    の駆動回路手段が前記バス手段上へデータを駆動し始め
    る前の任意の時点に前記ラッチされたデータをサンプリ
    ングする受信回路手段 を具備するデータバス制御システム。
  9. （９）コンピュータシステム通信のためのデータ転送を
    制御する方法であって： 転送のためにデータをバス上へ駆動し； 前記データを前記バス上にラッチし； 前記データを前記バス上に転送する度毎に前記駆動段階
    及びラッチ段階を反覆する 諸段階を具備する方法。
  10. （１０）ラッチ段階の後にバス上のデータをサンプリン
    グする段階をも含む請求項（９）記載の方法。
  11. （１１）データ状態をバス上へ駆動しラッチした後に駆
    動を中断する段階をも含む請求項（９）記載の方法。
  12. （１２）駆動が中断された後にバス上にラッチされてい
    るデータをサンプリングする段階をも含む請求項（１１
    ）記載の方法。
  13. （１３）駆動を中断する段階中にバス上にラッチされて
    いるデータをサンプリングする段階をも含む請求項（１
    １）記載の方法。
  14. （１４）駆動を反覆する段階の前にバス上にラッチされ
    ているデータをサンプリングする段階をも含む請求項（
    １１）記載の方法。
  15. （１５）コンピュータシステム通信のためのデータ転送
    を制御する方法であって： 転送のためにデータをバス上へ駆動し； 前記データを前記バス上にラッチし； データ状態を前記バス上へ駆動しラッチした後に前記駆
    動を中断し； 前記駆動を中断する段階中及び該段階の後に前記バス上
    にラッチされているデータをサンプリングする 諸段階を具備する方法。
  16. （１６）コンピュータシステム通信のためのデータ転送
    を制御する方法であって： 転送のためにデータをバス上へ駆動し； 前記データを前記バス上にラッチし； データ状態を前記バス上へ駆動しラッチした後に前記駆
    動を中断し； 転送のために前記バス上へ新しいデータを駆動し； 前記新しいデータを前記バス上へ駆動する前記段階の前
    の任意時点に前記バス上にラッチされている前記データ
    をサンプリングする 諸段階を具備する方法。
  17. （１７）コンピュータシステムバス上のデータ通信方法
    であって： データを前記バス上へ駆動させるために駆動回路を可能
    化し； 前記駆動回路からの前記データを前記バス上にラッチし
    ； 前記データが前記バス上にラッチされた後に前記駆動回
    路を不能化し； 前記不能化段階中及び該段階の後に前記バス上にラッチ
    されているデータをサンプリングし；前記ラッチされて
    いるデータをサンプリングする段階に続いて新らしいデ
    ータを前記バス上へ駆動するために駆動回路を可能化す
    る 諸段階を具備する方法。
  18. （１８）駆動回路を可能化する段階が３状態駆動回路を
    可能化することからなる請求項（１６）記載のデータ通
    信方法。
  19. （１９）コンピュータバス上のデータ通信方法であって
    ： データを前記バス上へ駆動させるために駆動回路を可能
    化し； 前記駆動回路からの前記データを前記バス上にラッチし
    ； 前記データが前記バス上にラッチされた後に前記駆動回
    路を不能化し； 新らしいデータを前記バス上へ駆動させるために駆動回
    路を可能化し； 前記新らしいデータを前記バス上へ駆動するために駆動
    回路を可能化する段階の前の任意時点に前記バス上にラ
    ッチされているデータをサンプリングする 諸段階を具備するデータ通信方法。
  20. （２０）駆動回路を可能化する段階が３状態駆動回路を
    可能化することからなる請求項（１８）記載のデータ通
    信方法。
  21. （２１）コンピュータシステムバス上のデータ通信方法
    であって： データを前記バス上へ駆動させるために駆動回路を可能
    化し； 前記駆動回路からの前記データを前記バス上にラッチし
    ； 前記データが前記バス上にラッチされた後に前記駆動回
    路を不能化し； 新らしいデータを前記バス上へ駆動させるために駆動回
    路を可能化することによって前記ラッチングを解除させ
    ； 前記ラッチングを解除させる段階の前の任意時点に前記
    バス上にラッチされているデータをサンプリングする 諸段階を具備する方法。
  22. （２２）データ通信制御方法であって： 所望のデータ状態をデータバス上へ駆動させるために３
    状態駆動回路を可能化し； 前記データ状態を前記データバス上にラッチし； データを前記データバス上へ駆動させないように前記３
    状態駆動回路を不能化し； 新らしい所望のデータ状態を前記データバス上へ駆動さ
    せるために別の３状態駆動回路を可能化し； 前記別の３状態駆動回路を可能化する前の任意時点に前
    記データバスから前記ラッチされているデータ状態をサ
    ンプリングし； 前記新らしいデータ状態を前記データバス上にラッチし
    ； データを前記データバス上へ駆動させないように前記別
    の３状態駆動回路を不能化し； 前記新らしいデータのラッチング後に前記データバスか
    ら前記ラッチされている新らしいデータ状態をサンプリ
    ングする 諸段階を具備する方法。
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