JPH0256966A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明は、スタチックＲＡＭ　（ＲａｎｄｏｍＡｃｃｅ
ｓｓ　　Ｍｅｍｏｒｙ）に関し、特にＰチャネルＭＯＳ
トランジスタをシリコン薄膜で形成した完全ＣＭＯ３型
メモリセル内のＰチャネルシリコン薄膜ＭＯＳトランジ
スタに適用して有効な技術に関する。

（従来の技術１ 従来のＰチャネルＭＯＳトランジスタをシリコン薄膜で
形成した完全ＣＭＯ３型メモ型上モリセルとして、Ａ、
Ｈ，５ｈａｈ　　ｅｔ　　ａｌ、、１９８４　　Ｓｙｍ
ｐｏ、ＶＬＳＩ　　Ｔｅｃｈ、、Ｄｉｇ、Ｔｅｃｈ、Ｐ
ａｐｅｒｓ、Ｐ、８．（１９８４）、に開示された技術
がある。

第４図に示すように、この完全ＣＭＯＳ形メモツメモノ
セルＯ３ＦＥＴＱ＋及びＭＯＳＦＥＴＱ、から成るイン
バーターと、ＭＯＳＦＥＴＱ２及びＭＯＳＦＥＴＱ、か
ら成るインバータとの２個のインバータの一方の出力を
他方の入力に接した構成の情報記憶用のフリップフロッ
プを有し。

このフリップフロップと、セル外との情報のやりとりの
ためのスイッチ用ＭＯ３ＦＥＴＩＩ及びＱ４とが組み合
わされた構成となっている。前記ＭＯ３ＦＥＴＱ、及び
Ｑ６のそれぞれのドレインは、電源Ｖ。Ｉ、に接続され
、また前記ＭＯＳＦＥＴＱ、及びＱ２のそれぞれのソー
スは接地されている。さらに前記スイッチ用Ｍ　ＯＳ　
Ｆ　Ｅ　Ｔ　Ｑ　ｓ及びＱ４のゲートにはワード線ＷＬ
が、ドレインにはデータ線ＤＬ、ＤＬがそれぞれ接続さ
れている。

本９発明者は、上述のようなスタチックＲＡＭにおける
いわゆる待磯時（スタンバイ時）消費電流１ｏｏ−（待
磯時に前記ＭＯ３ＦＥＴＱ、またはＱ６を通って電源Ｖ
。０から接地線に流れる電流）の低減について検討した
。以下は公知とされた技術ではないが、本発明者によっ
て検討された技術であり、その概要は次のとおりである
。

上述の前記ＭＯ３ＦＥＴＱＳ及びＱ６は１例＾ば次のよ
うにして形成されていた。すなわち、層目のポリサイド
ＩＩをゲートする前記ＭＯ３ＦＥＴＱ、〜Ｑ４を半導体
基板上に構成する。前記ポリサイド膜ゲートのうち前記
ＭＯ５ＦＥＴＱＩ及びＱ、のゲートは、前記Ｍ　ＯＳ　
Ｆ　Ｅ　Ｔ　Ｑ　ｓ及びＱ６のゲートをもかねる０次い
で前記ＭＯ３ＦＥＴＱＳ及びＱ６のゲート絶縁膜を形成
した後、このゲート絶縁膜の全面にノンドープすなわち
真性（ｉｎｔｒｉｎｓｉｃ）の多結晶シリコン膜を形成
する６次にこの真性多結晶シリコン膜のうちの、後にチ
ャネル形成領域となる部分を含む領域の表面をマスクで
おおい、このマスク層を用いて前記多結晶シリコン層に
ボロン（Ｂ）の拡散、イオン打ち込み等を行なうことに
より低抵抗化する。この低抵抗化した領域の一部がソー
ス及びドレインとなる６次に前記マスク層を除去した後
、多結晶シリコン層を所定形状にパターニングすること
により、ボロンの導入により低抵抗化されたＰ゛型多結
晶シリコン膜からなるソース及びドレインと、真性多結
晶シリコン膜からなるチャネル形成領域を形成する。こ
れらの説明かられかるように、ソース及びドレインを構
成する低抵抗のＰ゛型多結晶シリコン膜のＩｌ々厚と、
チャネル形成領域を構成する真性多結晶シリコン膜の膜
厚とは同一となっている。

第５図は、スタチックＲＡＭにおける工。。、及びＰ９
型多結晶シリコン膜からなるソース及びドレインのシー
ト抵抗と多結晶シリコン膜厚との関係を示すグラフであ
る。この第５図に示すように、■。。３は多結晶シリコ
ン膜の減少と共に指数量的に減少する。換言すれば、ソ
ース及びドレイン間の抵抗値は、多結晶シリコン膜厚の
減少と共に指数関数的に増大する。なおこの傾向は、多
結晶シリコン膜の薄膜化と共に結晶粒径が減少すること
が一因と考太られる。

【発明が解決しようとする課題） しかし、前述の従来技術では以下の様な問題点を有する
。

第５図よりＩ。Ｄ３を低減するためには、前記チャネル
形成領域の多結晶シリコン膜を薄膜化すればよいことが
わかる。ところが第５図に示す様に、多結晶シリコンの
膜厚を薄膜化してチャネル形成領域の抵抗値を高めよう
とすると、それにしたがって、ソース及びドレインの抵
抗も増大してしまう、このため、抵抗による信号の遅延
を防止して高速動作化を図るためには現状では薄厚１０
００人（ソース・ドレインのシート抵抗で約１００Ω／
口）程度までしか多結晶シリコン膜を薄膜化することは
できない、この結果、たとえば工。。３を０．１〜１μ
Ａ程度に低減する要請があるにもかかわらず、現在の技
術ではＩ　０Ｉｌｌ！をｌｕＡ程度以下に低減すること
はグましい、サブミクロンプロセスを必要とする今後の
高集積化スタチ・ツクＲＡＭでは、多結晶シリコン股な
さらに薄膜化する必要があるため、この問題はますます
深刻となることは明らかである。

そこで本発明は、このような問題点を解決するもので、
その目的とするところは、スタチックＲＡＭの工。。ｇ
の低減と、高速動作化が可能な技術を提供するところに
ある。

［課題を解決するための手段］ 本発明のスタチックＲＡＭは、 （１）Ｐチャネルシリコン薄膜ＭＯ３Ｉ−ランジスクと
、シリコン基板に形成したＮチャネルＭＯＳトランジス
タとで構成されている完全ＣＭＯＳ型メモリセルを有す
るスタチックＲＡＭにおいて、上記Ｐチャネルシリコン
薄膜ＭＯ３）ランジスタのドレイン及びソースよりもチ
ャネル形成領域の膜厚を薄くしたことを特１教とする。

（２）上記ソース及びドレインはＰ型多結晶シリフン膜
から成ることを特徴とする。

（３）上記ソース及びドレインは、ポリサイド膜から成
ることを特徴とする。

（４）上記ソース及びドレインは、Ｐ型多結晶シリコン
膜及び真性多結晶シリコン膜から成ることを特徴とする
。

（５）上記チャネル形成領域は真性多結晶シリコン膜か
ら成ることを特徴とする。

（６）上記チャネル形成領域の膜厚が５００Å以下であ
り、上記ソース及びドレインの膜厚が１０００Å以上で
あることを特徴とする。

【作　用１ 上記した手段によれば、ソース及びドレインの抵抗値を
低くし保持したままチャネル形成領域の抵抗値を高くす
ることが可能となり、従ってＩ　ＤＤ８の低減及び高速
動作を達成することかできる。

〔実　施　例１ 第１図（ａ）は、本発明の実施例における平面図であっ
て、第１図（ｂ）は１本発明の実施例における断面図で
ある。

なお、実施例の全図において、同一の機能を有するもの
には同一の符号を付け、その繰り返しの説明は省略する
。また本実施例によるスタチックＲＡＭのメモリセルは
、第４図に示１−と同様な回路構成を有する。

第１図（ａ）及び第１図（ｂ）に示すように。

本実施例によるスタチックＲＡＭにおいては１例えばＰ
型シリコン基板のような半導体基板１の表面に例えばＳ
ｉＯ□模のようなフィールド絶縁膜２が設けられ、この
前記フィールド絶縁ｆｆ！　２により素子分離が行なわ
れる。この前記フィールド絶縁膜の下方には、Ｐ型のヂ
ャネルストツバ領域３が設けられ、寄生チャネルの発生
が防止されている。

前記フィールド絶縁膜２で囲まれた各活性領域表面には
２例λばＳ　ｉ　Ｏａ　校のようなゲート絶縁Ｉｌ！ｉ
！４が設けられている。この前記ゲート絶縁膜４及び前
記フィールド絶縁膜２の上には、例えば多結晶シリコン
膜５と高融点金属シリザイドｎ莫６との二層膜、すなわ
ちポリサイドＮから成る、所定形状のワード綿ＷＬゲニ
ト電極７，８及び接地線（ソース線）ＳＬがそれぞれ設
けられている。また前記フィールド絶縁ｎ９２で囲まれ
た前記各活性領域には、前記ワード線ＷＬ前記ゲート電
極７．８前記接地線ＳＬに対して自己整合的に、Ｎ型の
ソース領域９及びドレイン領域ｌＯが形成されている。

そして前記ワード線ＷＬ、前記ソース領絨９及び前記ド
レイン領ｆｄｌＯによりスイッチ用ＭＯ５ＦＥＴＱ、、
Ｑ、が、前記ゲート′！ｉｉ極７．的記ドレイン領域ｌ
Ｏ及びソース領域９によりＭＯ５ＦＥＴＱ、が、前記ゲ
ート電極８、前記ソース領域９及び前記ドレイン領！！
、１１０によりＭＯ３ＦＥ　Ｔ　Ｑ　ｚがそれぞれ構成
されている。なお前記ＭＯＳＦＥＴＱ、の前記ドレイン
領域ＩＯと前記ＭＯ５ＦＥＴＱ４の前記ソース領域９と
は共通になっている。またこれらの前記ＭＯ３ＦＥＴＱ
〜Ｑ４はいずれもいわゆるＬＤＤ　（Ｌｉｇｈｔｌｙ　
　Ｄｏｐｅｃｌ　　Ｄｒａｉｎ）構造を有し、前記ソー
ス領域９及びドレイン領域１０は、前記ワード４１ＷＬ
及び前記ゲート電極７．８の側面に例えばＳｉＯ□から
成る側！！１１を形成する前後の２段階にわけて前記半
導体基板２中に不純物を注入することにより形成される
。

また前記ゲート電極７及び８上には、例えば５１０２膜
の様な第２ゲート絶縁膜１２が設けられている。さらに
この前記第２ゲート絶縁膜１２上には所定形状のＰ型多
結晶シリコン膜からなる第２ソース領域１３及び第２ド
レイン領域１４と、これに接続された薄い真性多結晶シ
リコン膜からなるチャネル形成領域１５とか設けられて
いる。

前記第２ゲート絶縁膜１２．前記第２ソース６ｐ域１３
．前記第２ドレイン領域、前記チャネル形成領域１５、
前記ゲート電極７及び８によりＭＯＳＦＥＴＱ、及びＱ
６が構成されている。前記ゲート電極７は、ＭＯＳＦＥ
ＴＱ、及びＱ、の両方のゲート電極をかねており、前記
ゲート電極８はＭＯＳＦＥＴＱ、及びＱ６の両方のゲー
ト電極をかねている。

前記第２ソース領域１３及び前記第２ドレイン領域１４
を構成するＰ型多結晶シリコン膜厚は例λば１０００Å
以上にし、これによりシート抵抗を約１００Ω／口以下
に低減することができる（第５図参照）、従って、抵抗
による信号遅延を防止することができる。またＭＯＳＦ
ＥＴＱ、及びＱ６のチャネル形成領域を構成する真性多
結晶シリコンの膜厚は、前記第２ソース領域１３及び前
記第２ドレイン領域１４を構成するＰ型多結晶シリコン
膜の膜厚よりも小さい値、例えば５００Å以下に選ばれ
る。これにより、前記第２ソース領域１３及び前記第２
ドレイン領ｔｄ　ｌ　４の抵抗値を低く保持したまま前
記チャネル形成領域１５の抵抗値を高くすることができ
るので、　　ＩｎＯ２を約０．５ｕＡ以下に低減するこ
とができる（第５図参照）、さらに、これまでは十分な
抵抗値を得るために前記チャネル領域１５の長さを４〜
５　ｕｍにする必要があったが、本実施例によれば、前
記チャネル領域１５の抵抗値の増大により、これらの長
さを２〜４ｕｍに低減することができる。

従ってこの分だけメモリセルの面積を小さくすることが
できるので、集積密度の増大を図ることができる。

さらに本実施例におけるスフチックＲＡＭにおいては、
Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｓ及びＭＯＳＦＥＴＱ。

を覆うように、例＾ばＰＳＧ膜のような理財絶縁膜１６
が設けられ、この前記層間絶縁膜１６の上にＡＬ膜から
成るデータ線ＤＬ、ＤＬが設けられている。

次に上述の実施例によるスフチックＲＡＭの製造方法に
つき説明する。まず第１図（ａ）及び第１図（ｂ）に示
すようにＭＯＳＦＥＴＱ、〜ＭＯＳＦＥＴＱ４．ワード
線Ｗ　Ｌ、接値線ＳＬ等を形成する０次にＭＯＳＦＥＴ
Ｑ、及びＱ６の前記第２ゲート絶縁１１ｉ１２になるべ
く１例えばＳｉＯ□膜を５００人形成する０次に第２図
（ａ）に示すように、前記第２ゲート絶縁１ｔ！ｉ！１
２上に例えば膜厚１５００人程度０比較的厚い真性多結
晶シリコン１１！１７を形成した後、この前記真性多結
晶シリコン膜１７のうちの、後に形成される前記チャネ
ル形成領域１５に対応する部分な迅択的にエツチング除
去して、開口１７ａを形成する０次に第２図（ｂ）に示
すように、前記チャネル領域形成用の例＾ば膜厚５００
人程０の薄い第２真性多結晶シリコン膜１８を形成する
０次にこの前記第り真性多結晶シリコン膜１８上に例え
ば第１図（ａ）に示すような平面形状を有するマスクＮ
１９を設けた状態でボロンの拡散、イオン打ち込み等を
行なうことにより、この前記マスクｌｆｆ１１９で覆わ
れていない部分の前記多結晶シリコンｌ１９１７及び１
８を低抵抗化する１次にこのマスク層を除去した後、こ
れらの前記多結晶シリコン膜１７及び１８を所定形状に
バターニングすることにより、第２図（Ｃ）に示すよう
に、膜厚が例えば２０００人のＰ型多結晶シリコン膜か
ら成る低抵抗の前記第２ソース領域１３及び前記第２ド
レイン領域１４を形成し、膜厚が例＾ば５００人の真性
多結晶シフコン膜から成る前記チャネル形成領域１５を
形成する。この後第１図（ａ）及び第１図（ｂ）に示す
ように層間絶縁膜１６．コンタクトホール２０及び前記
データ線ＤＬ、ＤＬをｊ［構成して、目的とするスタチ
ックＲＡＭを完成させる。

なお前記チャネル形成領域１５は、まず真性多結晶シリ
コン膜１７を形成し１次いで後に前記チャネル形成領域
１５となる部分を除いてこの前記真性多結晶シリコン膜
１７をボロン拡散等により低抵抗化した後、真性のまま
残された部分をエツチングにより薄膜化することによっ
ても形成することが可能である。

上述のような製造方法によれば、Ｉｏ。、が小さく、し
かも高速動作が可能なスタチックＲＡＭを簡単なプロセ
スにより製造することができる。

以上、前実施例に基づき１本発明を説明したが１本発明
は前実施例に限定されるものではなく、その要旨を逸脱
しない範囲において、種々変形し得ることは勿論である
。

例＾ば、第３図に示すように、前記第２ゲート絶縁膜１
２上に薄い前記第２真性多結晶シリコン膜１８及び厚い
Ｐ型多結晶シリコン膜２１を設け、この前記Ｐ型多結晶
シリコン膜２１を部分的に除去した構造とし、＠記真性
多結晶シリコン膜１８−Ｍのみの部分で前記チャネル形
成領域１５を構成すると共に、前記第２真性多結晶シリ
コン膜１８及び前記Ｐ型多結晶シリコン膜２１の二層部
分により、前記第２ソース領域１３及び前記第２ドレイ
ン領ｔ！！１４を構成してもよい、また第３図に示す前
記Ｐ　’Ａ多結晶シリコン膜２１の代わりに、高融点金
属シリサイドｎ々を設け、この高融点金属シリサイド膜
を部分的に除去した構造とし。

前記第２真性多結晶シリコン膜１８−層のみの部分で前
記チャネル形成領域１５を構成すると共に、前記第２真
性多結晶シリコン膜１８及び高融点金属シリサイド膜か
ら成る二層膜（ポリサイド膜）の部分により、前記第２
ソース領域１３及び前記第２ドレイン領域１４を構成す
ることも可能である。

〔発明の効果１ 本発明において開示される発明のうち、代表的なものに
よって得られる効果を簡単に説明すれば下記のとおりで
ある。

すなわち■。。３を低減することができると共に、高速
動作化、微細化することができる。

【図面の簡単な説明】

第１図（ａ）及び（ｂ）は、それぞれ本゛発明の一実施
例を示す主要平面図及びそのＢ−Ｂ線断面図である。 第２図（ａ）〜（ｃ）は、第１図（ａ）及び（ｂ）に示
す本発明の製造方法の一例を工程順に説明するための主
要断面図である。 第３図は本発明の変形＋！ｉｌ＋を示１°要部断面図で
ある。 第４図は、完全ＣＭＯＳ型Ｏ５リーセルの回路構成を示
す回路図である。 第５図は、本発明者が測定した■。ｏ３及びＰ型多結晶
シリコン膜から成るシート抵抗値と多結晶シリコン膜厚
との関係を示すグラフである。 ｌ・・・半導体基板 ２　・　・ ３　・　・ ４　・　・ ５　・　・ ６　・　・ ７　・　・ ８　・　・ ９　・　・ １０　・　・ ＷＬ　　・　・ ＳＬ　　・　・ １１　　・ ｌ　２　・　・ １３　・　・ １４　・　・ ｌ　５　・　・ １６　・　・ ＤＬ　　・ ＤＬ　　・ ｌ　７　・ ・フィールド絶縁膜 ・チャネルストッパー領域 ・ゲート絶縁膜 ・多結晶シリコン膜 ・高融点シリサイド膜 ・ゲート電極 ・ゲート電極 ・ソース領域 ・ドレイン領域 ワード線 ・接地線 ・側壁 ・第２ゲート絶縁膜 ・第２ソース領域 ・第２ドレイン領域 ・チャネル形成領域 ・層間絶縁膜 ・データ線 ・データ線 真性多結晶シリコン膜 １７ａ ・開口 ・第２真性多結晶シリコン膜 マスク層 ２０　・ ・コンタクトホール Ｐ型多結品シリコン膜 以 上

Claims (6)

【特許請求の範囲】
1. （１）Ｐチャネルシリコン薄膜ＭＯＳトランジスタと、
   シリコン基板に形成したＮチャネルＭＯＳトランジスタ
   とで構成されている完全ＣＭＯＳ型メモリセルを有する
   スタチックＲＡＭにおいて、上記Ｐチャネルシリコン薄
   膜ＭＯＳトランジスタのドレイン及びソースよりもチャ
   ネル形成領域の膜厚を薄くしたことを特徴とする半導体
   記憶装置。
2. （２）前記ソース及びドレインはＰ型多結晶シリコン膜
   から成ることを特徴とする請求項１記載の半導体記憶装
   置。
3. （３）前記ソース及びドレインは、ポリサイド膜から成
   ることを特徴とする請求項１記載の半導体記憶装置。
4. （４）前記ソース及びドレインはＰ型多結晶シリコン膜
   及び真性多結晶シリコン膜から成ることを特徴とする請
   求項１記載の半導体記憶装置。
5. （５）前記チャネル形成領域は真性多結晶シリコン膜か
   ら成ることを特徴とする請求項１記載の半導体記憶装置
   。
6. （６）前記チャネル形成領域の膜厚が５００Å以下であ
   り、前記ソース及びドレインの膜厚が１０００Å以上で
   あることを特徴とする請求項２または請求項４記載の半
   導体記憶装置。