JPH05136167A - 薄膜トランジスタおよびその製造方法 - Google Patents

薄膜トランジスタおよびその製造方法

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JPH05136167A
JPH05136167A JP4014007A JP1400792A JPH05136167A JP H05136167 A JPH05136167 A JP H05136167A JP 4014007 A JP4014007 A JP 4014007A JP 1400792 A JP1400792 A JP 1400792A JP H05136167 A JPH05136167 A JP H05136167A
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Abstract

(57)【要約】 【構成】 この発明に係る薄膜トランジスタ（ＴＦＴ）
は、１対のソース／ドレイン領域１５ｂとチャネル領域
１５ａとの接合部１５ｃのポリシリコン膜１５のチャネ
ル幅方向の長さｗ1 が、ソース／ドレイン領域１５ｂの
ポリシリコン膜１５のチャネル幅方向の長さｗ0 よりも
小さくなるように構成されている。 【効果】 このように構成することにより、接合部１５
ｃでのＴＦＴのＯＦＦ時に生じるリーク電流が減少され
る。また、ソース／ドレイン領域につながる配線層の抵
抗が上昇するのを有効に防止することができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、薄膜トランジスタ
（ＴＦＴ）およびその製造方法に関し、特に、ＭＯＳ型
シリコン薄膜トランジスタおよびその製造方法に関す
る。
【０００２】
【従来の技術】従来、半導体記憶装置の１つとして、ス
タティックランダムアクセスメモリ（以下ＳＲＡＭとい
う。）が知られている。図５９は、従来のＳＲＡＭのメ
モリセルの一例を示す回路図である。図５９を参照し
て、このメモリセル１８０は、電源Ｖｃｃと接地Ｖｓｓ
との間に接続された、ＣＭＯＳフリップフロップと、ビ
ット線１８１および１８２と、このフリップフロップと
の間に接続されたアクセス用のＮＭＯＳ電界効果トラン
ジスタＱ５およびＱ６とを含む。
【０００３】フリップフロップは、交差結合された第１
および第２のＣＭＯＳインバータを含む。第１のＣＭＯ
Ｓインバータは、ＰＭＯＳ薄膜トランジスタＱ１および
駆動用ＮＭＯＳ電界効果トランジスタＱ２により構成さ
れ、第２のＣＭＯＳインバータはＰＭＯＳ薄膜トランジ
スタＱ３およびＮＭＯＳ電界効果トランジスタＱ４によ
って構成される。アクセス用ＮＭＯＳ電界効果トランジ
スタＱ５およびＱ６のゲートがワード線１８３に接続さ
れている。
【０００４】図６０は、従来の薄膜トランジスタ（ＴＦ
Ｔ）を有する半導体装置（ＳＲＡＭ）の平面図である。
図６１は、図６０に示した半導体装置のＸ−Ｘにおける
断面図である。図６１に示したＴＦＴを有する半導体装
置の断面構造は、たとえば、ＩＥＥＥ Ｅｌｅｃｔｒｏ
ｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ （Ｖｏｌ．ＥＤＬ
−４，Ｎｏ．８，Ｐ−２７２−２７４，１９８３）およ
び電子情報通信学会技術研究報告（Ｖｏｌ．８９，Ｎ
ｏ．６７，Ｐ−１−６，１９８９）などに開示されてい
る。
【０００５】図６０および図６１を参照して、従来のＴ
ＦＴを有する半導体装置は、シリコン基板２０１と、シ
リコン基板２０１の表面上に形成されたＰウェル２０２
と、Ｐウェル２０２の所定領域に所定の間隔を隔てて形
成された素子分離領域２０４と、素子分離領域２０４下
に形成されたｐ型の不純物領域２０３と、隣接する素子
分離領域２０３間に所定の間隔を隔てて形成された低濃
度不純物領域２０９ａと、低濃度不純物領域２０９ａの
一方の端部に連続するように形成された高濃度不純物領
域２０７ａと、隣接する高濃度不純物領域２０７ａ間の
半導体基板２０１上にゲート酸化膜２０５ａを介して形
成されたゲート電極２０６ａと、ゲート電極２０６ａの
両側壁部分に形成されたサイドウォール２０８ａとを備
えている。
【０００６】また、従来のＴＦＴを有する半導体装置
は、半導体基板２０１の表面上の素子分離酸化膜２０４
によって分離される他の領域に形成された不純物領域２
１０と、不純物領域２１０と所定の間隔を隔てて形成さ
れた不純物領域２１８と、不純物領域２１０，２１８に
連続して形成された高濃度不純物領域２０９ｂと、低濃
度不純物領域２０９ｂに連続して形成された低濃度不純
物領域２０７ｂと、不純物領域２１０と不純物領域２１
８との間の半導体基板２０１上にゲート絶縁膜２０５ｂ
を介して形成されたゲート電極２０６ｂと、ゲート電極
２０６ｂの両側壁部分に形成されたサイドウォール２０
８ｂとを備えている。
【０００７】さらに、従来のＴＦＴを有する半導体装置
は、不純物領域２１０に電気的に接触するように形成さ
れたコンタクト電極２１１と、コンタクト電極２１１に
電気的に接続され、層間絶縁膜２１２上に延びるように
形成されたポリシリコン膜２１５（２１５ａ，２１５
ｂ）と、ポリシリコン膜２１５中のチャネル領域２１５
ａ下にゲート酸化膜２１４を介して形成されたゲート電
極２１３と、全面を覆うように形成され、不純物領域２
１８上に開口部を有する層間絶縁膜２１６と、コンタク
ト部２１７において不純物領域２１８に電気的に接続さ
れ、層間絶縁膜２１６上に延びるように形成されたバリ
アメタル層２１９と、バリアメタル層２１９上に形成さ
れたアルミ配線２２０と、アルミ配線２２０上に形成さ
れたパッシベーション膜（ＰＳＧ膜）２２１とを備えて
いる。
【０００８】１対の不純物領域２０７ａ（２０９ａ）
と、ゲート酸化膜２０５ａと、ゲート電極２０６ａとに
よって、Ｎ型ＭＯＳトランジスタが構成されている。ま
た、不純物領域２１０と、不純物領域２１８と、ゲート
酸化膜２０５ｂと、ゲート電極２０６ｂとによって、Ｎ
型ＭＯＳトランジスタが構成されている。ゲート電極２
１３と、ゲート酸化膜２１４と、ポリシリコン膜２１５
とによって、ＴＦＴトランジスタが構成されている。す
なわち、ＴＦＴトランジスタのチャネル領域２１５ａ
と、１対のソース／ドレイン領域２１５ｂとは、ポリシ
リコン膜２１５内に形成されている。
【０００９】図６２ないし図７２は、図６１に示した従
来のＴＦＴを有する半導体装置の製造プロセス（第１工
程ないし第１１工程）を説明するための断面図である。
図６１〜図７２を参照して、次に従来のＴＦＴを有する
半導体装置の製造プロセスについて説明する。
【００１０】まず、図６２に示した状態から、図６３に
示すように、Ｎ型の半導体基板２０１上にＰウェル２０
２を形成する。Ｐウェル２０２の表面上の所定領域にｐ
型の不純物領域２０３および素子分離酸化膜２０４を形
成する。
【００１１】次に、図６４に示すように、全面にポリシ
リコン膜２０６を形成する。ポリシリコン膜２０６上の
所定領域にレジスト２２２を形成する。次に、図６５に
示すように、レジスト膜２２２（図６４参照）をマスク
として、ポリシリコン膜２０６をエッチングすることに
より、ゲート電極２０６ａおよび２０６ｂを形成する。
ゲート電極２０６ａ，２０６ｂをマスクとして、半導体
基板２０１にイオン注入することにより、低濃度不純物
領域２０７ａ，２０７ｂを形成する。ゲート電極２０６
ａ，２０６ｂの両側壁部分にサイドウォール２０８ａ，
２０８ｂを形成する。ゲート電極２０６ａ，２０６ｂお
よびサイドウォール２０８ａ，２０８ｂをマスクとし
て、半導体基板２０１にイオン注入することにより、高
濃度不純物領域２０９ａ，２０９ｂを形成する。
【００１２】このようにして、隣接する２つのＮ型ＭＯ
Ｓトランジスタが形成される。次に、図６６に示すよう
に、全面に層間酸化膜２１２ａを形成する。層間酸化膜
２１２ａの開口部を介して、高濃度不純物領域２０９ｂ
の一方に電気的に接続するように、コンタクト電極２１
１を形成する。熱処理を施すことによって、不純物領域
２１０を形成する。
【００１３】次に、図６７に示すように、全面に層間酸
化膜２１２ｂを形成する。層間酸化膜２１２ｂ上のゲー
ト電極２０６ａの上方に位置する領域にＴＦＴのゲート
電極２１３を形成する。
【００１４】次に、図６８に示すように、全面にＴＦＴ
のゲート酸化膜２１４を形成する。コンタクト電極２１
１上に位置する層間絶縁膜２１２ｂとゲート酸化膜２１
４とにコンタクト部を開口する。
【００１５】次に、図６９に示すように、コンタクト部
２１１に電気的に接続し、ゲート電極２１３上にゲート
酸化膜２１４を介して延びるようにポリシリコン膜２１
５を形成する。ポリシリコン膜２１５には、Ｎ型の不純
物が注入されている。
【００１６】次に、図７０に示すように、ポリシリコン
膜２１５（２１５ａ，２１５ｂ）のチャネル領域２１５
ａ上にレジスト２２３を形成する。レジスト２２３をマ
スクとして、Ｐ型の不純物（ＢＦ2 + ）をポリシリコン
膜２１５（２１５ｂ）にイオン注入する。これによっ
て、ＴＦＴのソース／ドレイン領域２１５ｂが形成され
る。
【００１７】次に、図７１に示すように、レジスト２２
３（図７０参照）を除去した後、全面に層間絶縁膜２１
６を形成する。層間絶縁膜２１６のうち、コンタクト電
極２１１が接続されない側の高濃度不純物領域２０９ｂ
上に位置する領域に開口部２１６ａを形成する。開口部
２１６ａ内の露出された半導体基板２０１表面にＮ型の
不純物を注入する。これによって、不純物領域２１８が
形成される。
【００１８】次に、図７２に示すように、コンタクト部
２１７において、不純物領域２１８に電気的に接続し、
層間絶縁膜２１６上に延びるようにバリアメタル層２１
９を形成する。バリアメタル層２１９上にスパッタリン
グ法を用いてアルミ配線２２０を形成する。
【００１９】最後に、図６１に示したように、アルミ配
線２２０上にパッシベーション膜（ＰＳＧ膜）２１１を
形成する。
【００２０】このようにして、従来のＴＦＴを有する半
導体装置が完成されていた。
【００２１】
【発明が解決しようとする課題】前述のように、従来の
ＴＦＴを有する半導体装置では、ＴＦＴのチャネル領域
２１５ａおよびソース／ドレイン領域２１５ｂは、ポリ
シリコン膜２１５内に形成されている。
【００２２】図７３は、図６１に示したＴＦＴ部分の拡
大平面図である。図７４は、図７３に示したＴＦＴ部分
の断面図である。図７３および図７４を参照して、従来
のＴＦＴでは、チャネル領域２１５ａとソース／ドレイ
ン領域２１５ｂとの接合部２１５ｃのチャネル幅方向の
表面積が大きいほどＯＦＦ時のリーク電流が大きい。
【００２３】すなわち、接合部２１５ｃの接合界面で
は、複数のシリコン結晶が結合した結晶構造となってい
る。そして、接合界面で結合している複数のシリコン結
晶の表面積が大きくなると、トランジスタのＯＦＦ時の
リーク電流も増加する。
【００２４】従来、この対策として、ポリシリコン膜２
１５（２１５ａ，２１５ｂ，２１５ｃ）全体の厚みを薄
くする提案がなされている。
【００２５】しかし、ポリシリコン膜２１５（２１５
ａ，２１５ｂ，２１５ｃ）を薄くすると、ソース／ドレ
イン領域２１５ｂに不純物をイオン注入する際、不純物
の突き抜けを防止するため、注入エネルギーを極めて低
エネルギーにしなければならない。このため、イオンの
注入量の均一性が低下するという問題点があった。ま
た、低エネルギーで注入すると、注入プロセスに長時間
を要するという問題点もあった。
【００２６】さらに、ソース／ドレイン領域２１５ｂが
延長されて配線層として使用されている場合には、ポリ
シリコン膜２１５（２１５ａ，２１５ｂ，２１５ｃ）の
厚みを薄くすると、配線層の抵抗が高くなるという不都
合があった。この結果、トランジスタの高速化を図るこ
とができないという問題点があった。
【００２７】つまり、従来では、ＴＦＴトランジスタの
ＯＦＦ時のリーク電流を減少させるためにポリシリコン
膜２１５の厚みを薄くすると、ソース／ドレイン領域２
１５ｂへの不純物の導入の際に長時間を必要とするこ
と、ソース／ドレイン領域２１５ｂに接続される配線層
の抵抗が高くなることなどの問題点が発生していた。こ
の結果、従来のＴＦＴ（薄膜トランジスタ）では、リー
ク電流を減少し、かつ、ソース／ドレイン領域に接続さ
れる配線層の抵抗を低下させることは困難であった。
【００２８】この発明は、上記のような課題を解決する
ためになされたもので、この発明の１つの目的は、薄膜
トランジスタにおいて、ＯＦＦ時のリーク電流を減少さ
せることである。
【００２９】この発明のもう１つの目的は、薄膜トラン
ジスタにおいて、ソース／ドレイン領域につながる配線
層の抵抗を低下させることである。
【００３０】この発明のさらにもう１つの目的は、薄膜
トランジスタの製造方法において、容易に短時間でソー
ス／ドレイン領域へのイオン注入を行なうことである。
【００３１】この発明のもう１つの目的は、薄膜トラン
ジスタの製造方法において、チャネル領域の半導体層の
厚みを容易にソース／ドレイン領域の半導体層の厚みよ
り小さくすることである。
【００３２】
【課題を解決するための手段】請求項１における薄膜ト
ランジスタは、薄い半導体層内の所定領域にゲート絶縁
膜を介してゲート電極に対向するように形成されたチャ
ネル領域と、チャネル領域を間に挟むように薄い半導体
層内に形成された１対のソース／ドレイン領域とを備え
た薄膜トランジスタであって、１対のソース／ドレイン
領域とチャネル領域との接合部の半導体層のチャネル幅
方向の長さが、ソース／ドレイン領域の半導体層のチャ
ネル幅方向の長さよりも小さい。
【００３３】請求項６における薄膜トランジスタは、多
結晶シリコンの薄い半導体層内の所定領域にゲート絶縁
膜を介してゲート電極に対向するように形成されたチャ
ネル領域と、チャネル領域を間に挟むように薄い半導体
層内に形成された１対のソース／ドレイン領域とを備え
た薄膜トランジスタであって、半導体層は、その結晶粒
界近傍に外部から導入されて半導体層内のシリコンと結
合した水素を含んでいる。
【００３４】請求項７における薄膜トランジスタの製造
方法は、半導体基板上に第１の絶縁層を介してゲート電
極を形成する工程と、ゲート電極上にゲート絶縁膜を形
成する工程と、ゲート絶縁膜上および第１絶縁層上に半
導体層を形成する工程と、半導体層のチャネル領域に対
応する部分を除いて半導体層上に第２の絶縁層を形成す
る工程と、第２の絶縁層をマスクとして露出した半導体
層表面を熱酸化することによってチャネル領域に位置す
る半導体層の厚みを小さくする工程とを備えている。
【００３５】請求項８における薄膜トランジスタの製造
方法は、半導体基板上に絶縁層を介して多結晶シリコン
の半導体層を形成する工程と、半導体層のチャネル領域
に相当する部分に窒素イオンをイオン注入する工程と、
半導体層中のシリコンと導入された窒素イオンとを熱処
理によって反応させてシリコン窒化膜を形成しチャネル
領域となる半導体層の厚みを小さくする工程と、半導体
層のチャネル領域上にゲート絶縁膜を形成する工程と、
ゲート絶縁膜上にゲート電極を形成する工程とを備えて
いる。
【００３６】請求項９における薄膜トランジスタの製造
方法は、半導体基板上に絶縁層を介して多結晶シリコン
の半導体層を形成する工程と、半導体層のチャネル領域
に相当する部分に酸素イオンをイオン注入する工程と、
半導体層中のシリコンと導入された酸素イオンとを熱処
理によって反応させてシリコン酸化膜を形成しチャネル
領域となる半導体層の厚みを小さくする工程と、半導体
層のチャネル領域上にゲート絶縁膜を形成する工程と、
ゲート絶縁膜上にゲート電極を形成する工程とを備えて
いる。
【００３７】請求項１１における薄膜トランジスタの製
造方法は、薄膜トランジスタのソース領域、チャネル領
域およびドレイン領域を構成する多結晶シリコンの半導
体層を形成する工程と、多結晶シリコンの結晶粒界近傍
に外部から水素を導入してシリコンと水素との結合体を
形成する工程とを備えている。
【００３８】
【作用】請求項１に係る薄膜トランジスタでは、１対の
ソース／ドレイン領域とチャネル領域との接合部の半導
体層のチャネル方向の長さがソース／ドレイン領域の半
導体層のチャネル幅方向の長さよりも小さいので、ソー
ス／ドレイン領域とチャネル領域との接合部に位置する
複数のシリコン結晶の表面積も全体として減少する。こ
れにより、ソース／ドレイン領域とチャネル領域との接
合部に生じるリーク電流を従来に比べて減少させること
ができる。これと同時に、ソース／ドレイン領域の半導
体層のチャネル幅方向の長さを小さくする必要がないた
め、ソース／ドレイン領域に接続される配線層の抵抗を
従来に比べて低下させることができる。
【００３９】請求項６に係る薄膜トランジスタでは、多
結晶シリコンの薄い半導体層が、その結晶粒界近傍に外
部から導入されて半導体層中のシリコンと結合した水素
を含むので、その水素によってリーク電流が低減され
る。また、多結晶シリコンの半導体層中のシリコンに水
素が結合されると、その半導体層はシリコン基板により
近似した結晶構造となる。これにより、従来に比べてＴ
ＦＴのＯＮ時の電流量が増加される。
【００４０】請求項７に係る薄膜トランジスタの製造方
法では、半導体層のチャネル領域に対応する部分を除い
て半導体層上に第２の絶縁層が形成され、その第２の絶
縁層をマスクとして露出した半導体層表面を熱酸化する
ことによってチャネル領域に位置する半導体層の厚みが
小さくされるので、チャネル領域の半導体層の厚みが容
易にソース／ドレイン領域の半導体層の厚みより小さく
される。
【００４１】請求項８に係る薄膜トランジスタの製造方
法では、半導体層のチャネル領域に相当する部分に窒素
イオンがイオン注入され、その導入された窒素イオンと
半導体層中のシリコンとが熱処理によって反応されてシ
リコン窒化膜が形成されることによりチャネル領域とな
る半導体層の厚みが小さくされるので、チャネル領域の
半導体層の厚みが容易にソース／ドレイン領域の半導体
層の厚みより小さくされる。
【００４２】請求項９に係る薄膜トランジスタの製造方
法では、半導体層のチャネル領域に相当する部分に酸素
イオンがイオン注入され、半導体層中のシリコンと導入
された酸素イオンとを熱処理によって反応させてシリコ
ン酸化膜を形成することによりチャネル領域となる半導
体層の厚みが小さくされるので、チャネル領域の半導体
層の厚みが容易にソース／ドレイン領域の半導体層の厚
みより小さくされる。
【００４３】請求項１１に係る薄膜トランジスタの製造
方法では、ソース領域、チャネル領域およびドレイン領
域を構成する多結晶シリコンの半導体層の結晶粒界近傍
に外部から水素を導入してシリコンと水素との結合体を
形成するので、ソース／ドレイン領域とチャネル領域と
の接合領域において生じるリーク電流が従来に比べて減
少される。
【００４４】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
【００４５】図１は、本発明の第１実施例による薄膜ト
ランジスタ（ＴＦＴ）を有する半導体装置を示した平面
図である。図２は、図１に示した半導体装置のＸ−Ｘに
おける断面図である。
【００４６】図１および図２を参照して、本発明の第１
実施例のＴＦＴを有する半導体装置について説明する。
【００４７】本実施例のＴＦＴを有する半導体装置は、
Ｎ型の半導体基板１と、半導体基板１の主表面上に所定
の深さで形成されたＰウェル２と、半導体基板１の主表
面に所定の間隔を隔てて形成された素子分離酸化膜４
と、素子分離酸化膜４下に形成されたｐ型の不純物領域
３と、素子分離酸化膜４間に所定の間隔を隔てて形成さ
れた高濃度不純物領域９ａと、高濃度不純物領域９ａに
連続するように形成された低濃度不純物領域７ａと、隣
接する低濃度不純物領域７ａ間の半導体基板１上にゲー
ト酸化膜５ａを介して形成されたゲート電極６ａと、ゲ
ート電極６ａの両側壁部分に形成されたサイドウォール
８ａとを備えている。
【００４８】また、本実施例のＴＦＴを有する半導体装
置は、素子分離酸化膜４によって分離される他の領域に
所定の間隔を隔てて形成された高濃度不純物領域９ｂ
と、高濃度不純物領域９ｂに連続するように形成された
低濃度不純物領域７ｂと、隣接する低濃度不純物領域７
ｂ間の半導体基板１上にゲート酸化膜５ｂを介して形成
されたゲート電極６ｂと、ゲート電極６ｂの両側壁部分
に形成されたサイドウォール８ｂとを備えている。
【００４９】さらに、本実施例のＴＦＴを有する半導体
装置は、高濃度不純物領域９ｂに連続して形成された不
純物領域１０上に電気的に接続されるように形成された
コンタクト電極１１と、コンタクト電極２１１に電気的
に接続され、層間絶縁膜１２上に延びるように形成され
たポリシリコン膜１５（１５ａ，１５ｂ，１５ｃ）と、
ポリシリコン膜１５（１５ａ，１５ｂ，１５ｃ）のチャ
ネル領域１５ａ下にゲート酸化膜１４を介して形成され
たゲート電極１３と、不純物領域１８に電気的に接続さ
れ、層間絶縁膜１６上に延びるように形成されたバリア
メタル層１９と、バリアメタル層１９上に重なるように
形成されたアルミ配線（Ａｌ−Ｓｉ−Ｃｕ配線）と、全
面を覆うように形成されたパッシベーション膜（ＰＳＧ
膜）とを備えている。
【００５０】１対の高濃度不純物領域９ａと、１対の低
濃度不純物領域７ａと、ゲート酸化膜５ａと、ゲート電
極６ａとによって、Ｎ型のＭＯＳトランジスタが構成さ
れている。また、１対の高濃度不純物領域９ｂと、１対
の低濃度不純物領域７ｂと、ゲート酸化膜５ｂと、ゲー
ト電極６ｂとによって、Ｎ型のＭＯＳトランジスタが構
成されている。ポリシリコン膜１５中のチャネル領域１
５ａと、ソース／ドレイン領域１５ｂと、ゲート酸化膜
１４と、ゲート電極１３とによって、ＭＯＳ型のＴＦＴ
トランジスタが構成されている。
【００５１】ここで、本実施例では、ＴＦＴを構成する
チャネル領域１５ａの厚みおよびチャネル幅方向の長さ
がソース／ドレイン領域１５ｂの厚み及びチャネル幅方
向の長さよりも小さくなっている。具体的には、ソース
／ドレイン領域１５ｂの厚みは、３００〜１０００Å、
チャネル領域１５ａの厚みは、５０〜２００Å程度であ
る。
【００５２】図３は、図２に示したＴＦＴ部分の拡大平
面図である。図４は、図３に示したＴＦＴ部分の断面図
である。図５は、図２に示したＴＦＴ部分の斜視図であ
る。図２ないし図５を参照して、本実施例ではＴＦＴの
チャネル領域１５ａとソース／ドレイン領域１５ｂとの
接合部１５ｃのチャネル幅方向の長さｗ1 および厚みｔ
1 をソース／ドレイン領域１５ｂのチャネル幅方向の長
さｗ0 および厚みｔ0 より小さくすることにより、接合
部１５ｃのチャネル幅方向の長さｗ1 および厚みｔ1 が
従来に比べて減少される。この結果、接合部１５ｃにお
けるＴＦＴのＯＦＦ時のリーク電流を有効に低減するこ
とができる。これと同時に、ソース／ドレイン領域１５
ｂのチャネル幅方向の長さｗ0 および厚みｔ0 は大きく
とることができるので、ソース／ドレイン領域につなが
る配線層の抵抗を従来に比べて低下させることができ
る。この結果、ＴＦＴの動作速度の向上をも期待でき
る。
【００５３】図６ないし図１７は、図２に示した半導体
装置の製造プロセス（第１工程〜第１２工程）を説明す
るための断面図（図１３については断面図（ａ）および
平面図（ｂ））である。図１および図６ないし図１７を
参照して、次に本実施例のＴＦＴを有する半導体装置の
製造プロセスについて説明する。
【００５４】まず、図６に示す状態から図７に示すよう
に、Ｎ型の半導体基板１上に所定の深さでＰウェル２を
形成する。半導体基板１の主表面上に所定の間隔を隔て
てｐ型の不純物領域３および素子分離酸化膜４を形成す
る。全面にＮ型の不純物が導入されたポリシリコン膜６
を形成する。ポリシリコン膜６上の所定領域にレジスト
２２を形成する。
【００５５】次に、図９に示すように、レジスト２２
（図８参照）をマスクとして、ポリシリコン膜６をエッ
チングすることにより、ゲート電極６ａおよび６ｂを形
成する。ゲート電極６ａ，６ｂをマスクとして、半導体
基板１にＮ型の不純物をイオン注入することにより、低
濃度不純物領域７ａ，７ｂを形成する。ゲート電極６
ａ，６ｂの両側壁部分にサイドウォール８ａを形成す
る。ゲート電極６ａ，６ｂおよびサイドウォール８ａ，
８ｂをマスクとして、半導体基板１にＮ型の不純物をイ
オン注入することによって、高濃度不純物領域９ａ，９
ｂを形成する。
【００５６】次に、図１０に示すように、全面に層間絶
縁膜１２ａを形成する。一方の高濃度不純物領域９ｂ上
に位置する層間絶縁膜１２ａに開口部を設ける。この開
口部内の高濃度不純物領域９ｂに電気的に接続するよう
にコンタクト電極１１を形成する。熱処理を施すことに
よって、不純物領域１０を形成する。
【００５７】次に、図１１に示すように、全面に層間絶
縁膜１２ｂを形成する。層間絶縁膜１２ｂ上のゲート電
極６ａの上方に位置する領域に、ＴＦＴのゲート電極１
３を形成する。
【００５８】次に、図１２に示すように、ゲート電極１
３を覆うようにゲート酸化膜１４を形成する。コンタク
ト電極１１上に位置する層間絶縁膜１２ａおよびゲート
酸化膜１４に開口部を形成する。
【００５９】次に、図１３に示すように、コンタクト電
極１１に電気的に接続し、層間絶縁膜１２上に延びるよ
うに、Ｎ型の不純物がドープされたポリシリコン膜１５
を形成する。
【００６０】ここで、図１３（ｂ）に示すように、ポリ
シリコン膜１５（１５ａ，１５ｂ）をチャネル領域１５
ａのチャネル幅方向の長さがソース／ドレイン領域１５
ｂのチャネル方向の長さよりも小さくなるようにパター
ニングする。
【００６１】次に、図１４に示すように、ポリシリコン
膜１５（１５ａ，１５ｂ）のソース／ドレイン領域１５
ｂ上にレジスト２３を形成する。レジスト２３をマスク
として、チャネル領域１５ａの位置するポリシリコン膜
１５（１５ａ，１５ｂ）をエッチングする。これによっ
て、チャネル領域１５ａに対応するポリシリコン膜１５
の膜厚を、ソース／ドレイン領域１５ｂに対応するポリ
シリコン膜１５の膜厚よりも小さくすることができる。
【００６２】次に、図１５に示すように、レジスト２３
（図１４参照）を除去した後、チャネル領域１５ａ上に
レジスト２４を形成する。レジスト２４をマスクとし
て、ポリシリコン膜１５（１５ａ，１５ｂ）のソース／
ドレイン領域１５ｂにＰ型の不純物をイオン注入する。
これによって、ソース／ドレイン領域１５ｂが形成され
る。
【００６３】次に、図１６に示すように、全面を覆うよ
うに層間絶縁膜１６を形成する。そしてリフロー法によ
る熱処理を行なう。層間絶縁膜１６のコンタクト電極１
１の接続されない側の高濃度不純物領域９ｂ上に位置す
る領域に、コンタクトホール１６ａを形成する。コンタ
クトホール１６ａ内の露出された半導体基板１に、Ｎ型
の不純物をイオン注入することによって、不純物拡散領
域１８を形成する。
【００６４】次に、図１７に示すように、コンタクト部
２１７において、不純物拡散領域１８に電気的に接続
し、層間絶縁膜１６上に延びるようにバリアメタル層１
９を形成する。バリアメタル層１９上に重なるように、
スパッタリング法を用いてＡｌ−Ｓｉ−Ｃｕの組成を有
するアルミ配線２０を形成する。
【００６５】最後に、図２に示したように、全面にパッ
シベーション膜（ＰＳＧ膜）２１を形成する。このよう
にして、本実施例のＴＦＴを有する半導体装置が形成さ
れる。
【００６６】図１８は、本発明の第２実施例によるＴＦ
Ｔ部分の平面図である。図１８を参照して、図１３
（ａ），（ｂ）で説明したプロセスにおいて、図１８に
示すような平面構造になるようにポリシリコン膜１５
（１５ｄ，１５ｅ）をパターンニングしてもよい。
【００６７】すなわち、ゲート電極１３ａに対向して形
成されたチャネル領域１５ｄとソース／ドレイン領域１
５ｅとの接合領域１５ｆのみのチャネル幅方向の長さを
小さくしてもよい。このように構成することによって
も、図１ないし図５に示した第１の実施例のＴＦＴと同
様の効果を得ることができる。
【００６８】図１９は、本発明の第３実施例による薄膜
トランジスタを有する半導体装置の断面図である。図１
９を参照して、この第３実施例の薄膜トランジスタを有
する半導体装置では、ＴＦＴを構成するゲート電極１３
上にゲート酸化膜１４を介してポリシリコン膜２５（２
５ａ，２５ｂ）からなるチャネル領域２５ａが形成され
ている。チャネル領域２５ａを挟むように１対のソース
／ドレイン領域２５ｂが形成されている。ソース／ドレ
イン領域２５ｂ上にはシリコン窒化膜２６が形成されて
いる。チャネル領域２５ａ上には熱酸化膜２７が形成さ
れている。
【００６９】このように、この第３実施例では、チャネ
ル領域２５ａ上に熱酸化膜２７を形成することによっ
て、チャネル領域２５ａの厚みをソース／ドレイン領域
２５ｂの厚みと比べて小さくすることができる。これに
より、ＴＦＴのＯＦＦ時のリーク電流を低減することが
でき、かつ、ソース／ドレイン領域２５ｂにつながる配
線層の抵抗を低下させることができる。
【００７０】図２０ないし図２２は、図１９に示した半
導体装置の製造プロセス（第１工程〜第３工程）を説明
するための断面図である。図１９ないし図２２を参照し
て、次に第３実施例の半導体装置の製造プロセスについ
て説明する。
【００７１】まず、図２０に示すプロセスまでは、図６
〜図１３に示した第１実施例の製造プロセスと同じであ
る。
【００７２】次に、図２０に示すように、ポリシリコン
膜２５（図１３に示した１５に相当する。）上に、減圧
ＣＶＤ法を用いて、シリコン窒化膜２６を形成する。シ
リコン窒化膜２６上にレジスト２８を形成する。レジス
ト２８をマスクとして、シリコン窒化膜２６のチャネル
領域上に相当する部分を除去する。。
【００７３】次に、図２１に示すように、レジスト２８
（図２０参照）を除去した後、シリコン窒化膜２６をマ
スクとして、熱酸化を行なう。これにより、チャネル領
域２５ａ上に熱酸化膜２７を形成する。この熱酸化膜２
７の形成によって、チャネル領域２５ａの厚みを小さく
することができる。具体的には、ポリシリコン膜２５
（２５ａ，２５ｂ）の膜厚を３００〜１０００Åとする
と、チャネル領域２５ａの膜厚は５０〜２００Å程度と
なる。
【００７４】次に、図２２に示すように、熱酸化膜２７
上にレジスト２９を形成する。レジスト２９をマスクと
してソース／ドレイン領域２５ｂにＰ型の不純物（ＢＦ
2 + ）をイオン注入する。
【００７５】ここで、このソース／ドレイン領域２５ｂ
へのイオン注入は、シリコン窒化膜２６を介して行なわ
れるため、従来に比べてイオン注入の注入エネルギーを
高くすることができる。この結果、イオン注入の注入プ
ロセスに要する時間が短縮できる。これによって、製造
プロセス全体に必要な時間も短縮される。
【００７６】図２３は、本発明の第４実施例による薄膜
トランジスタを有する半導体装置の断面図である。図２
３を参照して、この第４実施例では、ＴＦＴを構成する
ゲート電極１３上にゲート酸化膜１４を介してポリシリ
コン膜３５（３５ａ，３５ｂ）が形成されている。ポリ
シリコン膜３５（３５ａ，３５ｂ）のゲート電極１３上
に位置する領域には、ＴＦＴのチャネル領域３５ａが形
成されている。チャネル領３５ａを挟むように一対のソ
ース／ドレイン領域３５ｂが形成されている。ソース／
ドレイン領域３５ｂ上にはシリコン酸化膜３６が形成さ
れている。そして、チャネル領域３５ａの厚みは、ソー
ス／ドレイン領域３５ｂの厚みより小さくなるように形
成されている。このチャネル領域３５ａの厚みは、５０
〜２００Å程度である。
【００７７】図２４は、図２３に示した半導体装置の製
造プロセスを説明するための断面図である。図２４を参
照して、この第４実施例の半導体装置の製造プロセスと
しては、ゲート電極１３上にゲート酸化膜１４を介して
均一な厚みでポリシリコン膜（図示せず）を形成する。
その後、ポリシリコン膜のソース／ドレイン領域３５ｂ
に対応する部分上にシリコン酸化膜３６を形成する。シ
リコン酸化膜３６をマスクとして、チャネル領域に対応
するポリシリコン膜をエッチングすることにより、チャ
ネル領域３５ａの厚みを薄くする。その後、チャネル領
域３５ａ上にレジスト３７を形成する。レジスト３７を
マスクとして、ソース／ドレイン領域３５ｂに対応する
ポリシリコン膜にＰ型の不純物をイオン注入する。ここ
で、このイオン注入の際、シリコン酸化膜３６によって
注入エネルギーが弱められる。したがって、従来に比べ
てソース／ドレイン領域３５ｂへのイオン注入の注入エ
ネルギーを高くすることができる。この結果、注入時間
を短縮することができる。
【００７８】図２５は、本発明の第５実施例によるＴＦ
Ｔを有する半導体装置の断面図である。図２５を参照し
て、この第５実施例では、層間絶縁膜１２上に延在する
ようにポリシリコン膜４５（４５ａ，４５ｂ）が形成さ
れている。ポリシリコン膜４５（４５ａ，４５ｂ）は、
ＴＦＴを構成するチャネル領域４５ａと、チャネル領域
４５ａを挟むように形成された１対のソース／ドレイン
領域４５ｂとを含んでいる。チャネル領域４５ａの下に
はＳｉ−Ｎ膜が形成されている。チャネル領域４５ａ上
にはゲート酸化膜４４を介してＴＦＴのゲート電極４３
が形成されている。
【００７９】このように、この第５実施例では、ゲート
電極４３がチャネル領域４５ａの上方に位置する場合
に、チャネル領域４５ａの厚みを薄くする構成を示して
いる。
【００８０】図２６および図２７は、図２５に示した半
導体装置の製造プロセス（第１工程および第２工程）を
説明するための断面図である。図２５〜図２７を参照し
て、この第５実施例の半導体装置の製造プロセスについ
て説明する。
【００８１】まず、ポリシリコン膜４５を形成するまで
のプロセスは、図６ないし図１３に示した第１の実施例
の製造プロセスと同じである。ここで、ポリシリコン膜
４５の厚みは、３００〜１０００Å程度である。
【００８２】次に、図２６に示すように、ポリシリコン
膜４５上のチャネル領域４５ａを除いた部分にレジスト
４７を形成する。レジスト４７をマスクとして、露出さ
れたポリシリコン膜４５に窒素イオンをイオン注入す
る。
【００８３】ここで、この窒素イオンのイオン注入条件
としては、ポリシリコン膜４５の厚みが５００Åである
場合には注入エネルギーは２０ＫｅＶ程度、ポリシリコ
ン膜４５の膜厚が１０００Åである場合には４０ＫｅＶ
程度とする。注入量は、１×１０18／ｃｍ2 以上（５×
１０18／ｃｍ2 ）、ビーム電流は、２０ｍＡ程度の条件
とする。
【００８４】このような条件下で窒素イオンをイオン注
入した後、ランプアニール（熱処理）を行なうことによ
り、イオン注入の注入ダメージを低減させるとともに、
窒素イオンを結晶化させる。これによって、チャネル領
域４５ａの下方にＳｉ−Ｎ膜４６を形成することができ
る。なお、ランプアニール条件としては、１０５０〜１
１５０℃の温度で３０秒である。
【００８５】次に、図２７に示すように、ＣＶＤ法を用
いてゲート酸化膜４４およびその上にゲート電極層（図
示せず）を形成する。写真製版技術およびエッチング技
術も用いて、ＴＦＴのゲート電極４３を形成する。ゲー
ト電極４３をマスクとして、ソース／ドレイン領域４５
ｂに不純物を自己整合的に注入する。なお、ソース／ド
レイン領域４５ｂにオフセットを設けるときは、ゲート
電極４３の両側壁部分にサイドウォールを形成してイオ
ン注入を行なう。
【００８６】このように本実施例では窒素イオンをポリ
シリコン膜のチャネル領域４５ａに対応する領域に注入
することによって、チャネル領域４５ａに対応するポリ
シリコン膜を薄膜化することができる。そして、イオン
注入は、制御性に優れているため、任意の膜厚のＳｉ−
Ｎ膜４６の形成が可能である。
【００８７】図２８は、本発明の第６実施例によるＴＦ
Ｔを有する半導体装置の製造プロセスを説明するための
断面図である。図２８を参照して、この第６実施例で
は、第５の実施例で説明した窒素イオンを注入する工程
において、窒素イオンの代わりに酸素イオンを注入す
る。このように酸素イオンを注入することによっても、
チャネル領域５５ａに相当するポリシリコン膜の膜厚を
薄くすることができる。すなわち、チャネル領域５５ａ
に酸素イオンを注入し、ランプアニールを行なうことに
よって、チャネル領域５５ａ下にシリコン酸化膜５６を
形成する。ここで、酸素イオンの注入条件およびランプ
アニール条件は、第５実施例の窒素イオンを注入する場
合と同じである。
【００８８】図２９は、本発明の第７実施例によるＴＦ
Ｔを有する半導体装置の断面図である。図２９を参照し
て、この第７実施例によるＴＦＴを有する半導体装置で
は、層間絶縁膜１２上の所定領域に第１のポリシリコン
膜６３が形成されている。第１のポリシリコン膜６３お
よび層間絶縁膜１２上に第２のポリシリコン膜６４（６
４ａ，６４ｂ，６４ｃ，６４ｄ）が形成されている。層
間絶縁膜１２上に形成された第２のポリシリコン膜上に
は、ゲート酸化膜６５を介してゲート電極６６が形成さ
れている。第１のポリシリコン膜６３と、第２のポリシ
リコン膜６４のうちの第１のポリシリコン膜６３上に形
成された部分とによって、ＴＦＴのソース／ドレイン領
域が構成される。第２のポリシリコン膜６４のゲート電
極６６の下方に位置する領域には、ＴＦＴのチャネル領
域６４ａが形成されている。
【００８９】図３０は、図２９に示した半導体装置のＴ
ＦＴ部分の平面図（（ａ）、（ｂ））である。図２９お
よび図３０を参照して、図３０（ａ）に示した実施例で
は、第２のポリシリコン膜６４（６４ａ，６４ｂ）のチ
ャネル幅方向の長さが、チャネル領域６４ａとソース／
ドレイン領域６４ｂとで異なる。すなわち、チャネル領
域６４ａとソース／ドレイン領域６４ｂとの接合部６４
ｅの第２のポリシリコン膜６４のチャネル幅方向の長さ
は、ソース／ドレイン領域６４ｂのチャネル幅方向の長
さより小さくなるように形成されている。また、図３０
（ｂ）に示した実施例では、第２のポリシリコン膜６４
（６４ｃ，６４ｄ）のチャネル幅方向の長さは、チャネ
ル領域６４ｃとソース／ドレイン領域６４ｄとで同じで
ある。そして、第２のポリシリコン膜６４のソース／ド
レイン領域６４ｄ下に形成される第１のポリシリコン膜
６３のチャネル幅方向の長さが、第２のポリシリコン膜
６４のソース／ドレイン領域６４ｄのチャネル幅方向の
長さよりも長くなるように形成されている。この結果、
チャネル領域６４ｃとソース／ドレイン領域６４ｄとの
接合部６４ｆのチャネル幅方向の長さが、ソース／ドレ
イン領域（６３，６４ｄ）のチャネル幅方向の長さより
も小さくなる。
【００９０】このように、この第７実施例では、ＴＦＴ
を構成するソース／ドレイン領域を第１のポリシリコン
膜６３と第２のポリシリコン膜６４との２層構造にする
ことにより、チャネル領域６４ａの厚みを薄くし、か
つ、チャネル領域６４ａのチャネル幅方向の長さをソー
ス／ドレイン領域のそれに比べて小さくなるように形成
している。したがって、この第７の実施例においても、
ＴＦＴのＯＦＦ時のリーク電流を低減できるとともに、
ソース／ドレイン領域につながる配線層の抵抗を低下さ
せることができる。
【００９１】図３１ないし図３３は、図２９に示した半
導体装置の製造プロセス（第１工程〜第３工程）を説明
するための断面図である。図２９ないし図３３を参照し
て、第７の実施例の半導体装置の製造プロセスについて
説明する。
【００９２】また、第１のポリシリコン膜６３を形成す
るまでの工程は、図６ないし図１３に示した第１の実施
例の製造プロセスと同様である。
【００９３】次に、図３１に示すように、第１のポリシ
リコン膜６３上の所定領域にレジスト６７を形成する。
レジスト６７をマスクとして、第１のポリシリコン膜６
３をエッチングすることによって、後にチャネル領域が
形成される領域の第１のポリシリコン膜６３を除去す
る。なお、ポリシリコン膜６３は、３００〜１０００Å
の厚みで形成されている。
【００９４】次に、図３２に示すように、レジスト６７
（図３１参照）を除去した後、第１のポリシリコン膜６
３およびチャネル領域が形成される層間絶縁膜１２上
に、第２のポリシリコン膜６４を形成する。この第２の
ポリシリコン膜６４の膜厚は、１００Å程度である。こ
の後、ＴＦＴの形成される領域にレジスト６８を形成す
る。レジスト６８をマスクとして、ＴＦＴが形成される
領域以外の第１のポリシリコン膜６３および第２のポリ
シリコン膜６４をエッチングにより除去する。
【００９５】次に、図３３に示すように、レジスト６８
（図３２参照）を除去した後、ゲート酸化膜６５を形成
する。ゲート酸化膜６５上にポリシリコン膜（図示せ
ず）を形成する。ポリシリコン膜（図示せず）の上の所
定領域にレジスト６９を形成する。レジスト６９をマス
クとしてエッチングを行なうことにより、ゲート電極６
６を形成する。
【００９６】このようにして、第１のポリシリコン膜６
３と第２のポリシリコン膜６４とゲート酸化膜６５とゲ
ート電極６６とからなるＴＦＴが形成される。ここで、
ソース／ドレイン領域では、第１のポリシリコン膜６３
と第２のポリシリコン膜６４（６４ｂ，６４ｄ）とが重
なった構造になっている。このため、第１のポリシリコ
ン膜６３の不純物が熱拡散によって第２のポリシリコン
膜６４（６４ｂ，６４ｄ）に拡散する。この結果、本実
施例では、ソース／ドレイン領域に位置する第２のポリ
シリコン膜６４へのイオン注入が省略できるという効果
がある。なお、第１のポリシリコン膜６３の不純物が第
２のポリシリコン膜６４に熱拡散する際の熱処理条件と
しては、下層のデバイスに損傷を与えない温度条件で行
なわれる。
【００９７】図３４は、本発明の第８実施例によるＴＦ
Ｔを有する半導体装置の断面図である。図３４を参照し
て、この第８実施例の半導体装置では、層間絶縁膜１２
上のゲート電極６ａの上方に位置する領域に、ＴＦＴを
構成するゲート電極７３ａが形成されている。ゲート電
極７３ａを覆うようにゲート酸化膜７４が形成されてい
る。ゲート電極７３ａから所定の間隔を隔てた層間絶縁
膜１２上には、第１のポリシリコン膜７３ｂが形成され
ている。第１のポリシリコン膜７３ｂ上およびゲート酸
化膜７４を覆うように第２のポリシリコン膜７５（７５
ａ，７５ｂ）が形成されている。ＴＦＴのソース／ドレ
イン領域は、第１のポリシリコン膜７３ｂと、第２のポ
リシリコン膜７５（７５ｂ）の第１のポリシリコン膜７
３ｂ上に形成される領域とによって構成されている。Ｔ
ＦＴのチャネル領域は、第２のポリシリコン膜７５（７
５ａ）のゲート電極７３ａの上方に位置する領域に形成
される。この第８実施例も、第７実施例と同様に、ＴＦ
Ｔのソース／ドレイン領域が、第１のポリシリコン膜７
３ｂと第２のポリシリコン膜７５（７５ｂ）との２層構
造となっている。このように構成することによって、第
２のポリシリコン膜７５のチャネル領域７５ａの厚み
は、第１のポリシリコン膜７３ｂと第２のポリシリコン
膜７５（７５ｂ）とからなるソース／ドレイン領域の厚
みよりも小さくすることができる。これにより、ＴＦＴ
のＯＦＦ時のリーク電流を減少させることができ、か
つ、ＴＦＴのソース／ドレイン領域につながる配線層の
抵抗を低下させることができる。
【００９８】図３５ないし図３７は、図３４に示した半
導体装置の製造プロセス（第１工程〜第３工程）を説明
するための断面図である。図３４ないし図３７を参照し
て、第８実施例の半導体装置のＴＦＴ部分の製造プロセ
スについて説明する。
【００９９】まず、コンタクト電極１１を形成する工程
までは、図６ないし図１０に示した第１の実施例の製造
プロセスと同じである。
【０１００】次に、図３５に示すように、層間絶縁膜１
２ａおよびコンタクト電極１１上に層間絶縁膜１２ｂを
形成する。層間絶縁膜１２ｂのうちのコンタクト電極１
１上に位置する部分に、コンタクトホールを形成する。
層間絶縁膜１２ｂ上およびコンタクト電極１１上に第１
のポリシリコン膜（図示せず）を形成する。第１のポリ
シリコン膜（図示せず）上の所定領域にレジスト７６を
形成する。レジスト７６をマスクとしてエッチングする
ことによって、第１のポリシリコン膜からなるゲート電
極７３ａを形成する。ゲート電極７３ａの両側方には、
ソース／ドレイン領域を構成する第１のポリシリコン膜
７３ｂが所定の間隔を隔てて残余している。
【０１０１】次に、図３６に示すように、レジスト７６
（図３５参照）を除去した後、ゲート電極７３ａおよび
第１のポリシリコン膜７３ｂを覆うようにゲート酸化膜
７４を形成する。この際、ゲート酸化膜７４は、ゲート
電極７３ａと第１のポリシリコン膜７３ｂとの間に介在
された状態となる。ゲート電極７３ａ上に位置するゲー
ト酸化膜７４上にレジスト７７を形成する。レジスト７
７をマスクとして、ゲート酸化膜７４をエッチングする
ことによって、ゲート電極７３ａを覆うように、ゲート
酸化膜７４を残余させる。
【０１０２】次に、図３７に示すように、レジスト７７
（図３６参照）を除去した後、ゲート酸化膜７４および
第１のポリシリコン膜７３ｂを覆うようにＣＶＤ法を用
いて第２のポリシリコン膜７５（７５ａ，７５ｂ）を形
成する。第２のポリシリコン膜７５（７５ａ，７５ｂ）
の厚みは、１００Å程度である。ＴＦＴが形成される領
域の第２のポリシリコン膜７５上にレジスト７８を形成
する。レジスト７８を用いて第２のポリシリコン膜７５
をエッチングすることによりＴＦＴが形成される部分以
外の第２のポリシリコン膜７５を除去する。
【０１０３】この第８実施例においても、第１のポリシ
リコン膜７３ｂの不純物が熱拡散によって第２のポリシ
リコン膜７５（７５ｂ）に拡散するため、第２のポリシ
リコン膜７５（７５ｂ）のソース／ドレイン領域に相当
する部分へのイオン注入を省略することができる。
【０１０４】図３８は、本発明の第９実施例によるＴＦ
Ｔを有する半導体装置の断面図である。図３８を参照し
て、この第９実施例では、層間絶縁膜１２ａ上に第１の
ポリシリコン膜８３（８３ａ，８３ｂ）が形成されてい
る。第１のポリシリコン膜８３のチャネル領域８３ａに
相当する部分上にはゲート酸化膜８５を介してゲート電
極８６が形成されている。ゲート電極８６を覆うように
酸化膜８７が形成されている。第１のポリシリコン膜８
３のソース／ドレイン領域８３ｂ上には第２のポリシリ
コン膜８４が形成されている。第２のポリシリコン膜８
４と、第１のポリシリコン膜８３のうちのソース／ドレ
イン領域８３ｂとによって、ＴＦＴのソース／ドレイン
領域が構成される。また、第１のポリシリコン膜８３の
うちゲート電極８６の下方に位置する領域によって、Ｔ
ＦＴのチャネル領域８３ａが構成される。
【０１０５】このように、この第９実施例においても、
ＴＦＴのソース／ドレイン領域を２層構造に形成するこ
とにより、チャネル領域８３ａの厚みをソース／ドレイ
ン領域の厚みよりも薄くすることが可能である。
【０１０６】図３９ないし図４１は、図３８に示した第
９実施例の半導体装置の製造プロセス（第１工程〜第３
工程）を説明するための断面図である。図３８ないし図
４１を参照して、この第９実施例の製造プロセスについ
て説明する。
【０１０７】まず、コンタクト電極１１を形成する工程
までは、図６ないし図１０に示した第１実施例の製造プ
ロセスと同じである。
【０１０８】次に、図３９に示すように、層間絶縁膜１
２ａおよびコンタクト電極１１上に層間絶縁膜１２ｂを
形成する。層間絶縁膜１２ｂのコンタクト電極１１上に
位置する領域にコンタクトホールを形成する。そのコン
タクトホール内にコンタクト電極１１に電気的に接触
し、層間絶縁膜１２ｂ上に延びるように第１のポリシリ
コン膜８３をＣＶＤ法によって形成する。この第１のポ
リシリコン膜８３の厚みは、５０〜２００Å程度であ
る。ＣＶＤ法を用いて、第１のポリシリコン膜８３上に
ゲート酸化膜８５を形成する。
【０１０９】次に、図４０に示すように、ゲート酸化膜
８５上のチャネル領域８３ａの上方に位置する領域に、
写真製版およびエッチング技術を用いて、ゲート電極８
６を形成する。すなわち、ゲート電極８６を形成するた
めのポリシリコン膜（図示せず）の所定領域上にレジス
ト８８を形成し、そのレジスト８８をマスクとしてポリ
シリコン膜（図示せず）をエッチングする。これによっ
て、ゲート電極８６を形成する。
【０１１０】次に、図４１に示すように、レジスト８８
（図４０参照）を除去した後、ゲート電極８６を覆うよ
うに酸化膜８７を形成する。すなわち、全面に酸化膜８
７を形成した後、写真製版およびエッチング技術を用い
て、ソース／ドレイン領域に形成された酸化膜８７（図
示せず）を除去する。これによって、ゲート電極８６を
取り囲むような構造を有する酸化膜８７を形成する。全
面にＣＶＤ法を用いて第２のポリシリコン膜８４を形成
する。写真製版およびエッチング技術を用いて、チャネ
ル領域８３ａの上方に位置する第２のポリシリコン膜８
４を除去する。すなわち、ポリシリコン膜８４上のソー
ス／ドレイン領域に対応する部分にレジスト８９を形成
する。レジスト８９をマスクとして第２のポリシリコン
膜８４をエッチングすることによって、チャネル領域８
３ａの上方に位置する第２のポリシリコン膜８４を除去
する。レジスト８９を除去した後、イオン注入法を用い
て、ソース／ドレイン領域を構成する第１のポリシリコ
ン膜８３および第２のポリシリコン膜８４に、不純物を
イオン注入する。
【０１１１】このようにして、図３８に示した第９実施
例のＴＦＴ部分が形成される。図４２は、本発明の第１
０実施例によるＴＦＴを有する半導体装置の断面図であ
る。図４２を参照して、この第１０実施例のＴＦＴを有
する半導体装置では、ＴＦＴを構成するゲート電極９３
上にゲート酸化膜９４を介してチャネル領域９５ａが形
成されている。チャネル領域９５ａを挟むようにして１
対のソース／ドレイン領域９５ｂが形成されている。チ
ャネル領域９５ａおよびソース／ドレイン領域９５ｂを
覆うように層間絶縁膜９６が形成されている。層間絶縁
膜９６を覆うように、プラズマＣＶＤ法によって、プラ
ズマ窒化膜９７を形成されている。
【０１１２】ここで、この第１０実施例では、ＴＦＴの
チャネル領域９５ａおよびソース／ドレイン領域９５ｂ
は、図５８に示した従来のＴＦＴのチャネル領域２１５
ａおよびソース／ドレイン領域２１５ｂと同じである。
すなわち、この第１０実施例では、チャネル領域９５ａ
の膜厚やチャネル幅方向の長さを変化させることなく、
ＴＦＴのＯＦＦ時のリーク電流の低下やソース／ドレイ
ン領域９５ｂにつながる配線層の抵抗の低減を実現する
ことができる。具体的には、後述するように、プラズマ
窒化膜９７の形成時に発生する、チャネル領域９５ａお
よびソース／ドレイン領域９５ｂを構成する多結晶シリ
コンの粒界での反応によって、上記した効果の達成が可
能である。
【０１１３】図４３は、図４２に示した半導体装置の製
造プロセスを説明するための断面図である。図４４は、
図４２に示したプラズマ絶縁膜（窒化膜）を形成するた
めのプラズマＣＶＤ装置を示した概略図である。図４５
は、プラズマ絶縁膜形成時の水素ラジカルＨの導入を説
明するために図４４に示したプラズマＣＶＤ装置内のＡ
部分を拡大した断面図である。図４６は、プラズマ絶縁
膜形成後の水素ラジカルＨの導入を説明するための断面
図である。図４７は、従来のＴＦＴを構成するポリシリ
コン膜の結晶状態を示した模式図である。図４８は、図
４２に示したＴＦＴを構成するポリシリコン膜の結晶状
態を示した模式図である。
【０１１４】図４２ないし図４８を参照して、第１０実
施例の製造プロセスについて説明する。
【０１１５】まず、チャネル領域９５ａおよびソース／
ドレイン領域９５ｂを形成するまでのプロセスは、図６
２ないし図７０に示した従来のＴＦＴを有する半導体装
置の製造プロセスと同様である。
【０１１６】次に、図４３に示すように、全面を覆うよ
うに層間絶縁膜９６を形成する。さらに、プラズマＣＶ
Ｄ法を用いて、全面を覆うようにプラズマ絶縁膜（プラ
ズマ窒化膜、プラズマ酸化膜など）９７を形成する。プ
ラズマ絶縁膜９７上のＴＦＴが形成される領域の上方に
位置する部分に、レジスト９９を形成する。レジスト９
９をマスクとしてプラズマ絶縁膜９７をエッチングする
ことによって、プラズマ絶縁膜９７のＴＦＴに対応する
部分以外の部分を除去する。
【０１１７】ここで、図４４および図４５を参照して、
プラズマＣＶＤ装置およびそれを用いてプラズマ窒化膜
９７を形成する方法の詳細について説明する。まず、図
４４を参照して、本実施例に用いるプラズマＣＶＤ装置
３００は、コンデンサを介して高周波電力が印加される
電極３０１と、プラズマ絶縁膜が形成される半導体基板
１を保持するための基板ホルダ３０２と、基板ホルダ３
０２内に埋込まれ、基板ホルダ３０２を加熱するための
ヒータ３０３と、プラズマＣＶＤ装置３００内の圧力を
検出するための圧力計３０４と、反応ガスが導入される
反応ガス口３０５と、反応生成物が排気される排気口３
０６とを備えている。このようなプラズマＣＶＤ装置３
００を用いてプラズマ絶縁膜を形成する原理としては、
主としてプラズマ状態の化学反応を利用する。すなわ
ち、放電によって生成した励起種を反応させて薄膜を堆
積させる。具体的には、反応ガス口３０５から導入され
た反応ガス（プラズマ窒化膜の場合はＳｉＨ4 ＋Ｎ
Ｈ3 ）が、電子の衝突による衝撃によって、イオン化ま
たは解離する。これにより、原子、ラジカル、各種分子
および原子イオンなどの粒子を生成する。これらの粒子
は主に拡散によって半導体基板１の表面に到達する。す
なわち、反応ガス（ＳｉＨ4 、ＮＨ3 ）は図４５に示す
ような反応を起こす。そして、その反応によって生成さ
れた粒子が拡散して層間絶縁膜９６上にＳｉx Ｎy Ｈz
の組成を有するプラズマ窒化膜が堆積される。これと同
時に、上記発生した粒子のうち水素ラジカルＨは、層間
絶縁膜９６を通り抜けて、チャネル領域９５ａおよびソ
ース／ドレイン領域９５ｂを構成するポリシリコン膜に
侵入する。
【０１１８】なお、プラズマ絶縁膜（プラズマ窒化膜）
９７を形成する際のプラズマＣＶＤ条件としては、温度
が３００℃程度、圧力が２．５Ｔｏｒｒ程度、ＲＦパワ
ーが２５０〜５００Ｗ、反応ガスがＳｉＨ4 ／ＮＨ
3 （プラズマ窒化膜の場合）である。上記のような条件
でプラズマ絶縁膜９７を形成すると、チャネル領域９５
ａおよびソース／ドレイン領域９５ｂを構成するポリシ
リコン膜は、図４８に示したような結晶構造となる。す
なわち、プラズマ絶縁膜９７形成時にプラズマ装置３０
０内に発生した水素ラジカルＨが、ポリシリコンの結晶
粒界（グレインバウンダリ）近傍に位置するダングリン
グボンド（未結合種）を埋める。この水素ラジカルＨと
シリコンＳｉとの結合によって、結晶粒界を流れるリー
ク電流を低減することができる。
【０１１９】なお、プラズマＣＶＤ条件のうち、圧力が
高いほど水素ラジカルが発生しやすい。また、ＳｉＨ4
ガスの流量が多いほど、水素ラジカルが発生しやすい。
さらに、Ｎ−ＨよりＳｉ−Ｈのほうが解離しやすい。ま
た、図４８に示したような水素ラジカルとＳｉ（シリコ
ン）との結合が行なわれることによって、図４３に示し
たチャネル領域９５ａおよびソース／ドレイン領域９５
ｂの結晶構造は、シリコン基板により近似した構造とな
る。この結果、図４７に示した従来の結晶構造に比べ
て、ＴＦＴのＯＮ時の電流量を増加させることができ
る。これにより、ＴＦＴの電流駆動能力を向上させるこ
とができる。なお、アルミ配線２０上に形成されるパッ
シベーション膜（ＰＳＧ膜）２１をプラズマＣＶＤ法を
用いることによって形成した場合には、水素ラジカルの
働きによって、チャネル領域１０５ａおよびソース／ド
レイン領域１０５ｂを構成するポリシリコン膜の膜質が
さらに改善される。
【０１２０】また、図４６に示すように、プラズマＣＶ
Ｄ装置によって形成された窒化膜９７の中には、水素ラ
ジカルＨが存在するので、プラズマ窒化膜９７形成後に
も、プラズマ窒化膜９７内の水素ラジカルＨが層間絶縁
膜９６を通り抜けてチャネル領域９５ａおよびソース／
ドレイン領域９５ｂを構成するポリシリコン膜に侵入す
る。
【０１２１】このように、ＴＦＴを構成するポリシリコ
ン膜には、プラズマ窒化膜９７の形成時および形成後に
おいて水素ラジカルＨが導入される。
【０１２２】図４９は、本発明の第１１実施例によるＴ
ＦＴを有する半導体装置の断面図である。図４９を参照
して、この第１１実施例では、ＴＦＴを構成するゲート
電極１０３上にゲート酸化膜１０４を介してチャネル領
域１０５ａが形成されている。チャネル領域１０５ａを
挟むように１対のソース／ドレイン領域１０５ｂが形成
されている。
【０１２３】ここで、この第１１実施例のチャネル領域
１０５ａおよびソース／ドレイン領域１０５ｂは、図６
１に示した従来のＴＦＴ部分のチャネル領域２１５ａお
よびソース／ドレイン領域２１５ｂと同じである。
【０１２４】チャネル領域１０５ａおよびソース／ドレ
イン領域１０５ｂ上に密着するようにプラズマ絶縁膜１
０６が形成されている。このようにチャネル領域１０５
ａおよびソース／ドレイン領域１０５ｂ上に密着するよ
うにプラズマ絶縁膜１０６を形成した場合には、図４５
に示した第１０実施例と同等またはそれ以上の効果を得
ることができる。なお、この第１１実施例においても、
第１０実施例と同様、アルミ配線２０上に形成されるパ
ッシベーション膜（ＰＳＧ膜）２１をプラズマＣＶＤ法
を用いることによって形成した場合には、水素ラジカル
の働きによって、チャネル領域１０５ａおよびソース／
ドレイン領域１０５ｂを構成するポリシリコン膜の膜質
がさらに改善される。
【０１２５】図５０は、図４９に示した半導体装置の製
造プロセスを説明するための断面図である。図５０を参
照して、この第１１実施例のプラズマ絶縁膜１０６を形
成する方法は、図４６で説明した条件および方法と同じ
である。すなわち、図４６で説明したプラズマＣＶＤ条
件の下、チャネル領域１０５ａおよびソース／ドレイン
領域１０５ｂ上にプラズマ絶縁膜１０６を形成する。プ
ラズマ絶縁膜１０６上のＴＦＴの上方に相当する部分に
レジスト１０８を形成する。レジスト１０８をマスクと
して、プラズマ絶縁膜１０６をエッチングすることによ
って、ＴＦＴに相当する部分以外のプラズマ絶縁膜１０
６を除去する。このようにして、第１１実施例のＴＦＴ
部分が形成される。
【０１２６】図５１は、本発明の第１２実施例によるＴ
ＦＴを有する半導体装置の断面図である。図５１を参照
して、この第１２実施例では、ＴＦＴを構成するゲート
電極１１３上にゲート酸化膜１１４を介してチャネル領
域１１５ａが形成されている。チャネル領域１１５ａの
両側を挟むようにソース／ドレイン領域１１５ｂが形成
されている。チャネル領域１１５ａ上にはプラズマ絶縁
膜１１６が形成されている。
【０１２７】この第１２実施例のチャネル領域１１５ａ
およびソース／ドレイン領域１１５ｂは、図６１に示し
た従来のＴＦＴ部分のチャネル領域２１５ａおよびソー
ス／ドレイン領域２１５ｂと同じである。
【０１２８】このように、チャネル領域１１５ａ上のみ
にプラズマ絶縁膜１１６を構成しても、図４５に示した
第１０実施例および図４９に示した第１１実施例と同様
の効果を得ることができる。
【０１２９】図５２は、図５１に示した半導体装置の製
造プロセスを説明するための断面図である。図５２を参
照して、まず従来と同様のプロセスでチャネル領域１１
５ａおよびソース／ドレイン領域１１５ｂを形成する。
その後、プラズマＣＶＤ法を用いて、プラズマ絶縁膜
（プラズマ窒化膜）１１６を形成する。プラズマ絶縁膜
１１６上のチャネル領域１１５ａの上方に相当する部分
に、レジスト１１７を形成する。レジスト１１７をマス
クとして、プラズマ絶縁膜１１６をエッチングすること
によって、チャネル領域１１５ａ上に形成された部分以
外のプラズマ絶縁膜１１６を除去する。続いて、レジス
ト１１７をマスクとして、不純物（ＢＦ2 + ）をソース
／ドレイン領域１１５ｂにイオン注入する。このように
して第１２実施例の半導体装置のＴＦＴ部分が形成され
る。
【０１３０】図５３は、本発明の第１３実施例によるＴ
ＦＴを有する半導体装置の断面図である。図５３を参照
して、この第１３実施例では、ＴＦＴを構成するゲート
電極１２３上にゲート酸化膜１２４を介してチャネル領
域１２５ａが形成されている。チャネル領域１２５ａを
挟むように１対のソース／ドレイン領域１２５ｂが形成
されている。チャネル領域１２５ａ上には熱酸化膜１２
６が形成されている。ソース／ドレイン領域１２５ｂ上
にはシリコン窒化膜１２７が形成されている。シリコン
窒化膜１２７および熱酸化膜１２６上にはプラズマ窒化
膜１２８が形成されている。
【０１３１】この第１３実施例の半導体装置は、図１９
に示した第３実施例と図４９に示した第１１実施例とを
組合せたような構造を有している。すなわち、チャネル
領域１２５ａの厚みおよびチャネル幅方向の長さがソー
ス／ドレイン領域１２５ｂの厚み及びチャネル幅方向の
長さに比べて小さくなるように形成されている。そし
て、チャネル領域１２５ａおよびソース／ドレイン領域
１２５ｂの上方にはプラズマ窒化膜１２８が形成されて
いる。このように、この第１３実施例では、チャネル領
域１２５ａのチャネル幅方向の断面積をソース／ドレイ
ン領域１２５ｂのチャネル幅をこの断面積に対して減少
し、かつ、プラズマ窒化膜１２８を形成することによっ
て、ＴＦＴのＯＦＦ時のリーク電流の低減という効果が
さらに高められる。
【０１３２】図５４は、図５３に示した第１３実施例の
半導体装置の製造プロセスを説明するための断面図であ
る。図５４を参照して、シリコン窒化膜１２７をマスク
として熱酸化膜１２６を形成するプロセスまでは、図２
０ないし図２２に示した第３の実施例の製造プロセスと
同様である。その後、プラズマＣＶＤ法を用いて、プラ
ズマ絶縁膜１２８を形成する。プラズマ絶縁膜上のＴＦ
Ｔが形成される上方の領域にレジスト１２９を形成す
る。レジスト１２９をマスクとして、プラズマ絶縁膜１
２８をエッチングすることにより、ＴＦＴが形成される
領域以外のプラズマ絶縁膜１２８を除去する。なお、プ
ラズマ絶縁膜１２８の形成条件は、図４３で説明したプ
ラズマＣＶＤ条件と同じである。
【０１３３】図５５は、本発明の第１４実施例によるＴ
ＦＴを有する半導体装置の断面図である。図５５を参照
して、この第１４実施例では、ゲート電極１３３上にゲ
ート酸化膜１３４を介してチャネル領域１３５ａが形成
されている。チャネル領域１３５ａを挟むようにソース
／ドレイン領域１３５ｂが形成されている。チャネル領
域１３５ａ上には熱酸化膜１３７が形成されている。熱
酸化膜１３７上には、プラズマ絶縁膜（プラズマ窒化
膜）１３８が形成されている。ソース／ドレイン領域１
３５ｂ上にはシリコン窒化膜１３６が形成されている。
【０１３４】このように、第１４実施例の半導体装置
は、図１９に示した第３実施例と、図５１に示した第１
２実施例とを組合せたような構造を有している。このよ
うに、チャネル領域１３５ａの膜厚およびチャネル幅方
向の長さの減少と、プラズマ絶縁膜１３８との組合せに
よって、ＴＦＴのＯＦＦ時のさらなるリーク電流の減少
が図られる。
【０１３５】図５６は、図５５に示した半導体装置の製
造プロセスを説明するための断面図である。図５６を参
照して、シリコン窒化膜１３６をマスクとして熱酸化膜
１３７を形成するプロセスまでは、図２０ないし図２２
に示した第３の実施例の製造プロセスと同様である。そ
の後、図４３で説明したプラズマＣＶＤ条件下で、プラ
ズマ絶縁膜１３８を形成する。プラズマ絶縁膜１３８上
の熱酸化膜１３７の上部に位置する領域に、レジスト１
３９を形成する。レジスト１３９をマスクとして、プラ
ズマ絶縁膜１３８をエッチングすることによって、熱酸
化膜１３７上のみにプラズマ絶縁膜１３８を残余させ
る。続いて、レジスト１３９をマスクとして、ソース／
ドレイン領域１３５ｂに不純物（ＢＦ2 ）をイオン注入
する。この際、シリコン窒化膜１３６が注入エネルギー
を和らげる役割を果たすので、ソース／ドレイン領域１
３５ｂへの注入エネルギーを増加させることができる。
これにより、イオン注入に必要とする時間を短縮するこ
とができる。このようにして、第１４実施例のＴＦＴを
有する半導体装置が形成される。
【０１３６】図５７は、本発明の第１５実施例によるＴ
ＦＴを有する半導体装置の断面図である。図５７を参照
して、この第１５実施例では、ＴＦＴを構成するゲート
電極１４３上にゲート酸化膜１４４を介してチャネル領
域１４５ａが形成されている。チャネル領域１４５ａを
挟むように１対のソース／ドレイン領域１４５ｂが形成
されている。チャネル領域１４５ａ上には熱酸化膜１４
６が形成されている。ソース／ドレイン領域１４５ｂ上
にはシリコン窒化膜１４７が形成されている。熱酸化膜
１４６およびシリコン窒化膜１４７を覆うように層間絶
縁膜１４８が形成されている。層間絶縁膜１４８上には
プラズマ絶縁膜１４９が形成されている。
【０１３７】この第１５実施例は、図１９に示した第３
実施例と、図４２に示した第１０実施例とを組合せたよ
うな構造を有している。したがって、より効果的に、Ｔ
ＦＴのＯＦＦ時のリーク電流の低減およびソース／ドレ
イン領域１４５ｂにつながる配線層の抵抗の低減を図る
ことができる。
【０１３８】図５８は、図５７に示した半導体装置の製
造プロセスを説明するための断面図である。図５８を参
照して、シリコン窒化膜１４７をマスクとして熱酸化膜
１４６を形成する工程までは、図２０ないし図２２に示
した第３実施例の製造プロセスと同様である。その後、
全面に層間絶縁膜１４８を形成する。層間絶縁膜１４８
上にプラズマＣＶＤ法を用いて、プラズマ絶縁膜（プラ
ズマ窒化膜）１４９を形成する。なお、このプラズマＣ
ＶＤ条件は、図４２で説明した条件と同じである。プラ
ズマ絶縁膜１４９上のＴＦＴが形成される領域の上部に
位置する領域にレジスト１５０を形成する。レジスト１
５０をマスクとして、プラズマ絶縁膜をエッチングす
る。これによって、ＴＦＴが形成される領域の上部にの
みプラズマ絶縁膜１４９が形成される。このようにし
て、第１５実施例のＴＦＴ部分が形成される。
【０１３９】
【発明の効果】請求項１に係る薄膜トランジスタでは、
１対のソース／ドレイン領域とチャネル領域との接合部
の半導体層のチャネル幅方向の長さをソース／ドレイン
領域の半導体層のチャネル幅方向の長さよりも小さくす
ることにより、ソース／ドレイン領域とチャネル領域と
の接合部におけるＴＦＴのＯＦＦ時のリーク電流が従来
に比べて減少できる。また、ソース／ドレイン領域の半
導体層のチャネル幅方向の長さは小さくする必要がない
ので、ソース／ドレイン領域のつながる配線層の抵抗を
従来に比べて低下させることができる。
【０１４０】請求項６に係る薄膜トランジスタでは、多
結晶シリコンからなる半導体層を、その結晶粒界近傍に
外部から導入されて半導体層中のシリコンと結合した水
素を含むように構成することにより、結晶粒界近傍の未
結合手（ダングリングボンド）が水素によって埋められ
る。これにより、結晶粒界で生じるリーク電流を有効に
低減することができる。また、結晶粒界近傍での水素と
シリコンとの結合によって、多結晶シリコンの薄い半導
体層は、半導体シリコン基板に近似した結晶構造とな
る。この結果、ＴＦＴトランジスタのＯＮ時の電流量を
増加させることができ、電流駆動能力を向上させること
ができる。
【０１４１】請求項７に係る薄膜トランジスタの製造方
法では、半導体層のチャネル領域に対応する部分を除い
て半導体層上に第２の絶縁層を形成し、その第２の絶縁
層をマスクとして露出した半導体層表面を熱酸化するこ
とによりチャネル領域に位置する半導体層の厚みを小さ
くすることができるので、チャネル領域の半導体層の厚
みを容易にソース／ドレイン領域の半導体層の厚みより
も小さくすることができる。また、ソース／ドレイン領
域へのイオン注入の際に第２の絶縁層を介在させること
によって、注入エネルギーを高くすることができ、注入
プロセス時間の短縮化が図られる。
【０１４２】請求項８に係る薄膜トランジスタの製造方
法では、半導体層のチャネル領域に相当する部分に窒素
イオンをイオン注入し、半導体層中のシリコンとその導
入された窒素イオンとを熱処理によって反応させてシリ
コン窒化膜を形成することにより、チャネル領域となる
半導体層の厚みを小さくするので、チャネル領域の半導
体層の厚みを容易にソース／ドレイン領域の半導体層の
厚みよりも小さくすることができる。
【０１４３】請求項９に係る薄膜トランジスタの製造方
法では、半導体層のチャネル領域に相当する部分に酸素
イオンをイオン注入し、半導体層中のシリコンと導入さ
れた酸素イオンとを熱処理によって反応させてシリコン
酸化膜を形成することにより、チャネル領域となる半導
体層の厚みを小さくするので、チャネル領域の半導体層
の厚みを容易にソース／ドレイン領域の半導体層の厚み
より小さくすることができる。
【０１４４】請求項１１に係る薄膜トランジスタの製造
方法では、薄膜トランジスタのソース領域、チャネル領
域およびドレイン領域を構成する多結晶シリコンの半導
体層を形成し、その多結晶シリコンの結晶粒界近傍に外
部から水素を導入してシリコンと水素との結合体を形成
することによって、結晶粒界近傍の未結合手（ダングリ
ングボンド）が水素によって埋められる。これにより、
結晶粒界を電子が移動するのを有効に防止することがで
き、ＴＦＴのリーク電流が減少される。また、多結晶シ
リコンの半導体層の結晶粒界でのシリコンと水素との結
合によって、多結晶シリコンの半導体層は半導体シリコ
ン基板と近似した結晶構造となる。この結果、ＴＦＴの
ＯＮ時の電流量が増加し、電流駆動能力を向上させるこ
とができる。
【図面の簡単な説明】
【図１】本発明の一実施例による薄膜トランジスタ（Ｔ
ＦＴ）を有する半導体装置を示した平面図である。
【図２】図１に示した半導体装置のＸ−Ｘにおける断面
図である。
【図３】図２に示したＴＦＴ部分の拡大平面図である。
【図４】図３に示したＴＦＴ部分の断面図である。
【図５】図２に示したＴＦＴ部分の斜視図である。
【図６】図２に示した半導体装置の製造プロセスの第１
工程を説明するための断面図である。
【図７】図２に示した半導体装置の製造プロセスの第２
工程を説明するための断面図である。
【図８】図２に示した半導体装置の製造プロセスの第３
工程を説明するための断面図である。
【図９】図２に示した半導体装置の製造プロセスの第４
工程を説明するための断面図である。
【図１０】図２に示した半導体装置の製造プロセスの第
５工程を説明するための断面図である。
【図１１】図２に示した半導体装置の製造プロセスの第
６工程を説明するための断面図である。
【図１２】図２に示した半導体装置の製造プロセスの第
７工程を説明するための断面図である。
【図１３】図２に示した半導体装置の製造プロセスの第
８工程を説明するための断面図（ａ）および平面図
（ｂ）である。
【図１４】図２に示した半導体装置の製造プロセスの第
９工程を説明するための断面図である。
【図１５】図２に示した半導体装置の製造プロセスの第
１０工程を説明するための断面図である。
【図１６】図２に示した半導体装置の製造プロセスの第
１１工程を説明するための断面図である。
【図１７】図２に示した半導体装置の製造プロセスの第
１２工程を説明するための断面図である。
【図１８】本発明の第２実施例による薄膜トランジスタ
（ＴＦＴ）の平面図である。
【図１９】本発明の第３実施例によるＴＦＴを有する半
導体装置の断面図である。
【図２０】図１９に示した半導体装置の製造プロセスの
第１工程を説明するための断面図である。
【図２１】図１９に示した半導体装置の製造プロセスの
第２工程を説明するための断面図である。
【図２２】図１９に示した半導体装置の製造プロセスの
第３工程を説明するための断面図である。
【図２３】本発明の第４実施例によるＴＦＴを有する半
導体装置の断面図である。
【図２４】図２３に示した半導体装置の製造プロセスを
説明するための断面図である。
【図２５】本発明の第５実施例によるＴＦＴを有する半
導体装置の断面図である。
【図２６】図２５に示した半導体装置の製造プロセスの
第１工程を説明するための断面図である。
【図２７】図２５に示した半導体装置の製造プロセスの
第２工程を説明するための断面図である。
【図２８】本発明の第６実施例によるＴＦＴを有する半
導体装置の製造プロセスを説明するための断面図であ
る。
【図２９】本発明の第７実施例によるＴＦＴを有する半
導体装置の断面図である。
【図３０】図２９に示した半導体装置の平面図
（（ａ）、（ｂ））である。
【図３１】図２９に示した半導体装置の製造プロセスの
第１工程を説明するための断面図である。
【図３２】図２９に示した半導体装置の製造プロセスの
第２工程を説明するための断面図である。
【図３３】図２９に示した半導体装置の製造プロセスの
第３工程を説明するための断面図である。
【図３４】本発明の第８実施例によるＴＦＴを有する半
導体装置の断面図である。
【図３５】図３４に示した半導体装置の製造プロセスの
第１工程を説明するための断面図である。
【図３６】図３４に示した半導体装置の製造プロセスの
第２工程を説明するための断面図である。
【図３７】図３４に示した半導体装置の製造プロセスの
第３工程を説明するための断面図である。
【図３８】本発明の第９実施例によるＴＦＴを有する半
導体装置の断面図である。
【図３９】図３８に示した半導体装置の製造プロセスの
第１工程を説明するための断面図である。
【図４０】図３８に示した半導体装置の製造プロセスの
第２工程を説明するための断面図である。
【図４１】図３８に示した半導体装置の製造プロセスの
第３工程を説明するための断面図である。
【図４２】本発明の第１０実施例によるＴＦＴを有する
半導体装置の断面図である。
【図４３】図４２に示した半導体装置の製造プロセスを
説明するための断面図である。
【図４４】図４２に示したプラズマ絶縁膜（窒化膜）を
形成するためのプラズマＣＶＤ装置を示した概略図であ
る。
【図４５】プラズマ絶縁膜形成時の水素ラジカルＨの導
入を説明するために図４４に示したプラズマＣＶＤ装置
内のＡ部分を拡大した断面図である。
【図４６】プラズマ絶縁膜形成後の水素ラジカルＨの導
入を説明するための断面図である。
【図４７】従来のＴＦＴを構成するポリシリコン膜の結
晶状態を示した模式図である。
【図４８】図４２に示したＴＦＴを構成するポリシリコ
ン膜の結晶状態を示した模式図である。
【図４９】本発明の第１１実施例によるＴＦＴを有する
半導体装置の断面図である。
【図５０】図４９に示した半導体装置の製造プロセスを
説明するための断面図である。
【図５１】本発明の第１２実施例によるＴＦＴを有する
半導体装置の断面図である。
【図５２】図５１に示した半導体装置の製造プロセスを
説明するための断面図である。
【図５３】本発明の第１３実施例によるＴＦＴを有する
半導体装置の断面図である。
【図５４】図５３に示した半導体装置の製造プロセスを
説明するための断面図である。
【図５５】本発明の第１４実施例によるＴＦＴを有する
半導体装置の断面図である。
【図５６】図５５に示した半導体装置の製造プロセスを
説明するための断面図である。
【図５７】本発明の第１５実施例によるＴＦＴを有する
半導体装置の断面図である。
【図５８】図５７に示した半導体装置の製造プロセスを
説明するための断面図である。
【図５９】従来のＳＲＡＭのメモリセルの一例を示した
回路図である。
【図６０】従来のＴＦＴを有する半導体装置（ＳＲＡ
Ｍ）の平面図である。
【図６１】図６０に示した半導体装置のＸ−Ｘにおける
断面図である。
【図６２】図６１に示した半導体装置の製造プロセスの
第１工程を説明するための断面図である。
【図６３】図６１に示した半導体装置の製造プロセスの
第２工程を説明するための断面図である。
【図６４】図６１に示した半導体装置の製造プロセスの
第３工程を説明するための断面図である。
【図６５】図６１に示した半導体装置の製造プロセスの
第４工程を説明するための断面図である。
【図６６】図６１に示した半導体装置の製造プロセスの
第５工程を説明するための断面図である。
【図６７】図６１に示した半導体装置の製造プロセスの
第６工程を説明するための断面図である。
【図６８】図６１に示した半導体装置の製造プロセスの
第７工程を説明するための断面図である。
【図６９】図６１に示した半導体装置の製造プロセスの
第８工程を説明するための断面図である。
【図７０】図６１に示した半導体装置の製造プロセスの
第９工程を説明するための断面図である。
【図７１】図６１に示した半導体装置の製造プロセスの
第１０工程を説明するための断面図である。
【図７２】図６１に示した半導体装置の製造プロセスの
第１１工程を説明するための断面図である。
【図７３】図６１に示したＴＦＴ部分の拡大平面図であ
る。
【図７４】図７３に示したＴＦＴ部分の拡大断面図であ
る。
【符号の説明】
１：半導体基板 ２：Ｐウェル ３：不純物領域 ４：素子分離酸化膜 ５ａ，５ｂ：ゲート酸化膜 ６ａ，６ｂ：ゲート電極 ７ａ，７ｂ：低濃度不純物領域 ８ａ，８ｂ：サイドウォール ９ａ，９ｂ：高濃度不純物領域 １１：コンタクト電極 １２：層間絶縁膜 １３：ゲート電極 １４：ゲート酸化膜 １５（１５ａ，１５ｂ，１５ｃ）：ポリシリコン膜 １５ａ：チャネル領域 １５ｂ：ソース／ドレイン領域 １５ｃ：接合部 １９：バリアメタル層 ２０：アルミ配線 ２１：パッシベーション膜（ＰＳＧ膜） ２６：シリコン窒化膜 ２７：熱酸化膜 ４６：Ｓｉ−Ｎ膜 なお、各図中、同一符号は同一または相当部分を示す。

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 薄い半導体層内の所定領域に、ゲート絶
    縁膜を介してゲート電極に対向するように形成されたチ
    ャネル領域と、 前記チャネル領域を間に挟むように前記薄い半導体層内
    に形成された１対のソース／ドレイン領域とを備えた、
    薄膜トランジスタであって、 前記１対のソース／ドレイン領域と前記チャネル領域と
    の接合部の半導体層のチャネル幅方向の長さが、前記ソ
    ース／ドレイン領域の半導体層のチャネル幅方向の長さ
    よりも小さい、薄膜トランジスタ。
  2. 【請求項２】 薄い半導体層内の所定領域に、ゲート絶
    縁膜を介してゲート電極に対向するように形成されたチ
    ャネル領域と、 前記チャネル領域を間に挟むように前記薄い半導体層内
    に形成された１対のソース／ドレイン領域とを備えた薄
    膜トランジスタであって、 前記半導体層は、前記１対のソース／ドレイン領域およ
    びチャネル領域にまたがって延びている第１半導体層
    と、 前記１対のソース／ドレイン領域で前記第１半導体層と
    重なるように形成された第２半導体層とを備えた、薄膜
    トランジスタ。
  3. 【請求項３】 薄い半導体層内の所定領域に、ゲート絶
    縁膜を介してゲート電極に対向するように形成されたチ
    ャネル領域と、 前記チャネル領域を間に挟むように前記薄い半導体層内
    に形成された１対のソース／ドレイン領域とを備えた薄
    膜トランジスタであって、 前記チャネル領域の半導体層の厚みは、前記ソース／ド
    レイン領域の半導体層の厚みよりも小さくされており、 前記薄膜トランジスタは、前記チャネル領域の半導体層
    上にこの半導体層を熱酸化することによって形成された
    熱酸化膜を備えた、薄膜トランジスタ。
  4. 【請求項４】 シリコンの薄い半導体層内の所定領域
    に、ゲート絶縁膜を介してゲート電極に対向するように
    形成されたチャネル領域と、 前記チャネル領域を間に挟むように前記薄い半導体層内
    に形成された１対のソース／ドレイン領域とを備えた薄
    膜トランジスタであって、 前記チャネル領域の半導体層の厚みは、前記ソース／ド
    レイン領域の半導体層の厚みよりも小さく形成されてお
    り、 前記薄膜トランジスタは、前記チャネル領域の半導体層
    に重なるように位置し、かつ、前記半導体層内のシリコ
    ンと外部から導入された窒素との反応によって形成され
    たシリコン窒化膜を備える、薄膜トランジスタ。
  5. 【請求項５】 シリコンの薄い半導体層内の所定領域
    に、ゲート絶縁膜を介してゲート電極に対向するように
    形成されたチャネル領域と、 前記チャネル領域を間に挟むように前記薄い半導体層内
    に形成された１対のソース／ドレイン領域とを備えた薄
    膜トランジスタであって、 前記チャネル領域の半導体層の厚みは、前記ソース／ド
    レイン領域の半導体層の厚みよりも小さくされており、 前記薄膜トランジスタは、前記チャネル領域の半導体層
    に重なるように位置し、かつ、前記半導体層内のシリコ
    ンと外部から導入された酸素との反応によって形成され
    たシリコン酸化膜を備える、薄膜トランジスタ。
  6. 【請求項６】 多結晶シリコンの薄い半導体層内の所定
    領域に、ゲート絶縁膜を介してゲート電極に対向するよ
    うに形成されたチャネル領域と、 前記チャネル領域を間に挟むように前記薄い半導体層内
    に形成された１対のソース／ドレイン領域とを備えた薄
    膜トランジスタであって、 前記半導体層は、その結晶粒界近傍に外部から導入され
    て前記半導体層中のシリコンと結合した水素を含む、薄
    膜トランジスタ。
  7. 【請求項７】 半導体基板上に第１の絶縁層を介してゲ
    ート電極を形成する工程と、 前記ゲート電極上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上および前記第１絶縁層上に、半導体
    層を形成する工程と、 前記半導体層のチャネル領域に対応する部分を除いて、
    前記半導体層上に第２の絶縁層を形成する工程と、 前記第２の絶縁層をマスクとして、露出した前記半導体
    層表面を熱酸化することによって、前記チャネル領域に
    位置する半導体層の厚みを小さくする工程とを備えた、
    薄膜トランジスタの製造方法。
  8. 【請求項８】 半導体基板上に絶縁層を介して多結晶シ
    リコンの半導体層を形成する工程と、 前記半導体層のチャネル領域に相当する部分に窒素イオ
    ンをイオン注入する工程と、 前記半導体層中のシリコンと導入された窒素イオンとを
    熱処理によって反応させてシリコン窒化膜を形成し、チ
    ャネル領域となる半導体層の厚みを小さくする工程と、 前記半導体層のチャネル領域上にゲート絶縁膜を形成す
    る工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程とを備
    えた、薄膜トランジスタの製造方法。
  9. 【請求項９】 半導体基板上に絶縁層を介して多結晶シ
    リコンの半導体層を形成する工程と、 前記半導体層のチャネル領域に相当する部分に酸素イオ
    ンをイオン注入する工程と、 前記半導体層中のシリコンと導入された酸素イオンとを
    熱処理によって反応させてシリコン酸化膜を形成し、チ
    ャネル領域となる半導体層の厚みを小さくする工程と、 前記半導体層のチャネル領域上にゲート絶縁膜を形成す
    る工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程とを備
    えた、薄膜トランジスタの製造方法。
  10. 【請求項１０】 薄膜トランジスタのソース領域、チャ
    ネル領域およびドレイン領域にまたがって延びる第１半
    導体層を形成する工程と、 薄膜トランジスタのチャネル領域を除いて、ソース領域
    およびドレイン領域に延びる第２半導体層を形成する工
    程と、 ゲート絶縁膜を介して前記第１半導体層のチャネル領域
    に対向するゲート電極を形成する工程とを備えた、薄膜
    トランジスタの製造方法。
  11. 【請求項１１】 薄膜トランジスタのソース領域、チャ
    ネル領域およびドレイン領域を構成する多結晶シリコン
    の半導体層を形成する工程と、 前記多結晶シリコンの結晶粒界近傍に外部から水素を導
    入してシリコンと水素との結合体を形成する工程とを備
    えた、薄膜トランジスタの製造方法。
  12. 【請求項１２】 薄膜トランジスタのソース領域、チャ
    ネル領域およびドレイン領域を構成する多結晶シリコン
    の半導体層を形成する工程と、 前記半導体層上にプラズマＣＶＤ法によって絶縁層を形
    成するとともに、前記多結晶シリコンの結晶粒界近傍に
    外部から水素を導入してシリコンと水素との結合体を形
    成する工程とを備えた、薄膜トランジスタの製造方法。
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