JPH0257372B2 - - Google Patents
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- JPH0257372B2 JPH0257372B2 JP15639681A JP15639681A JPH0257372B2 JP H0257372 B2 JPH0257372 B2 JP H0257372B2 JP 15639681 A JP15639681 A JP 15639681A JP 15639681 A JP15639681 A JP 15639681A JP H0257372 B2 JPH0257372 B2 JP H0257372B2
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- transistors
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- 238000006243 chemical reaction Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 6
- 230000003321 amplification Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/46—One-port networks
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G9/00—Combinations of two or more types of control, e.g. gain control and tone control
- H03G9/02—Combinations of two or more types of control, e.g. gain control and tone control in untuned amplifiers
- H03G9/12—Combinations of two or more types of control, e.g. gain control and tone control in untuned amplifiers having semiconductor devices
- H03G9/18—Combinations of two or more types of control, e.g. gain control and tone control in untuned amplifiers having semiconductor devices for tone control and volume expansion or compression
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- Networks Using Active Elements (AREA)
- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は電子インピーダンス装置に関し、特に
可変インピーダンス型の電子インピーダンス装置
に関するものである。
可変インピーダンス型の電子インピーダンス装置
に関するものである。
テープレコーダ装置におけるテープノイズを抑
圧するためにいわゆるドルビーノイズリダクシヨ
ンシステムが一般に広く採用されている。このノ
イズリダクシヨンシステムでは、記録すべき入力
信号レベルに応じてそのレベル伸長圧縮特性を変
化する必要があり、そのために特性の良好な電子
可変インピーダンス装置が用いられる。第１図は
かゝる電子インピーダンス装置の回路例であり、
１は高入力インピーダンス型式のＶ−Ｉ（電圧電
流）変換回路であり、基本的には差動トランジス
タQ1，Q2よりなる差動アンプである。入力端子
INはPNP型のエミツタフオロワトランジスタQ3
のベース入力となつており、このエミツタ出力が
PNPトランジスタQ1のベース入力となる。１方
のPNPトランジスタQ2のベースにはPNP型のエ
ミツタフオロワトランジスタQ4の出力が印加さ
れており、このトランジスタQ4のベースには基
準電圧E1が印加されている。この差動アンプの
電流源として、PNPトランジスタQ5、そのベー
スバイアスE2及び抵抗R3が設けられており、こ
の電流源出力がトランジスタQ1及びQ2へそれぞ
れエミツタ抵抗R1及びR2を介して供給されてい
る。
圧するためにいわゆるドルビーノイズリダクシヨ
ンシステムが一般に広く採用されている。このノ
イズリダクシヨンシステムでは、記録すべき入力
信号レベルに応じてそのレベル伸長圧縮特性を変
化する必要があり、そのために特性の良好な電子
可変インピーダンス装置が用いられる。第１図は
かゝる電子インピーダンス装置の回路例であり、
１は高入力インピーダンス型式のＶ−Ｉ（電圧電
流）変換回路であり、基本的には差動トランジス
タQ1，Q2よりなる差動アンプである。入力端子
INはPNP型のエミツタフオロワトランジスタQ3
のベース入力となつており、このエミツタ出力が
PNPトランジスタQ1のベース入力となる。１方
のPNPトランジスタQ2のベースにはPNP型のエ
ミツタフオロワトランジスタQ4の出力が印加さ
れており、このトランジスタQ4のベースには基
準電圧E1が印加されている。この差動アンプの
電流源として、PNPトランジスタQ5、そのベー
スバイアスE2及び抵抗R3が設けられており、こ
の電流源出力がトランジスタQ1及びQ2へそれぞ
れエミツタ抵抗R1及びR2を介して供給されてい
る。
これら差動トランジスタQ1，Q2のコレクタ電
流の変化は、順方向にバイアスされ夫々整合され
たダイオードD1，D2により検出される。両ダイ
オードD1，D2は、その電流電圧特性が指数的に
変化する範囲で作動するようになされる。これら
ダイオードの共通のカソードはダイオードD3に
よる順方向電圧によりバイアスされている。
流の変化は、順方向にバイアスされ夫々整合され
たダイオードD1，D2により検出される。両ダイ
オードD1，D2は、その電流電圧特性が指数的に
変化する範囲で作動するようになされる。これら
ダイオードの共通のカソードはダイオードD3に
よる順方向電圧によりバイアスされている。
２はＶ−Ｉの変換回路１の出力電流を増幅する
電流増幅回路であつてNPN型の差動トランジス
タQ6及びQ7よりなる。すなわち、ダイオードD1，
D2に流れる電流の変化に対応した電圧が差動ト
ランジスタQ6，Q7のベースへ夫々入力されてい
る。この差動トランジスタQ6，Q7への電流供給
源が、NPNトランジスタQ8、ダイオードD4より
なつており、ダイオードD4への動作電流が制御
電流源Icより供給されている。この差動アンプ２
の負荷は、PNPトランジスタQ9〜Q11より成るカ
レントミラー回路が用いられており、トランジス
タQ7のコレクタ出力が、Ｖ−Ｉ変換回路１のト
ランジスタQ3のベース入力すなわち回路装置の
入力端子INへ帰還されてなるものである。
電流増幅回路であつてNPN型の差動トランジス
タQ6及びQ7よりなる。すなわち、ダイオードD1，
D2に流れる電流の変化に対応した電圧が差動ト
ランジスタQ6，Q7のベースへ夫々入力されてい
る。この差動トランジスタQ6，Q7への電流供給
源が、NPNトランジスタQ8、ダイオードD4より
なつており、ダイオードD4への動作電流が制御
電流源Icより供給されている。この差動アンプ２
の負荷は、PNPトランジスタQ9〜Q11より成るカ
レントミラー回路が用いられており、トランジス
タQ7のコレクタ出力が、Ｖ−Ｉ変換回路１のト
ランジスタQ3のベース入力すなわち回路装置の
入力端子INへ帰還されてなるものである。
かかる構成において、Ｖ−Ｉ変換回路１の入力
インピーダンスは極めて高く、よつて電流増幅回
路２の出力電流I2と回路入力電流IINとの関係は I2＝IIN ……(1) とみなすことができる。また、電流増幅回路２の
ゲインは、 I2／I1＝Ｋ・Ic ……(2) で表わされる。こゝに、I1は電流増幅回路２の入
力電流であり、Ｋは定数、Icは電流源Icの電流値
である。そして、Ｖ−Ｉ変換回路１の伝達コンダ
クタンスをgmとすれば、 I1＝gm・VIN……(3) となる。こゝに、VINは回路入力電圧である。こ
れらの各式より、回路の入力インピーダンスZIN
は、 ZIN＝VIN／I2＝１／Ｋ・gm・Ic ……(4) と表わされる。
インピーダンスは極めて高く、よつて電流増幅回
路２の出力電流I2と回路入力電流IINとの関係は I2＝IIN ……(1) とみなすことができる。また、電流増幅回路２の
ゲインは、 I2／I1＝Ｋ・Ic ……(2) で表わされる。こゝに、I1は電流増幅回路２の入
力電流であり、Ｋは定数、Icは電流源Icの電流値
である。そして、Ｖ−Ｉ変換回路１の伝達コンダ
クタンスをgmとすれば、 I1＝gm・VIN……(3) となる。こゝに、VINは回路入力電圧である。こ
れらの各式より、回路の入力インピーダンスZIN
は、 ZIN＝VIN／I2＝１／Ｋ・gm・Ic ……(4) と表わされる。
このように、第１図の回路においては、電流源
電流Icを変化させることによつて入力インピーダ
ンスが大きく変化して、可変インピーダンス装置
となり得ることが判る。
電流Icを変化させることによつて入力インピーダ
ンスが大きく変化して、可変インピーダンス装置
となり得ることが判る。
しかしながら、この回路構成ではPN接合の順
方向電圧VDの５倍の電圧すなわち５・VD≒3.5V
より大なる動作電圧源が必要となる。例えば、ト
ランジスタQ8（ダイオードD4）、トランジスタQ7，
Q3，Q1及びQ5の各ベース・エミツタ間PN接合に
よる電圧降下分以上の回路電源が必要となるもの
である。一方、回路の集積化をなす場合には、低
電圧にて作動する回路方式が望まれるが、第１図
の回路では十分でない場合があり、更に低電圧に
て動作する電子インピーダンス回路の要求が有す
る。
方向電圧VDの５倍の電圧すなわち５・VD≒3.5V
より大なる動作電圧源が必要となる。例えば、ト
ランジスタQ8（ダイオードD4）、トランジスタQ7，
Q3，Q1及びQ5の各ベース・エミツタ間PN接合に
よる電圧降下分以上の回路電源が必要となるもの
である。一方、回路の集積化をなす場合には、低
電圧にて作動する回路方式が望まれるが、第１図
の回路では十分でない場合があり、更に低電圧に
て動作する電子インピーダンス回路の要求が有す
る。
本発明の目的はより低電圧にて動作可能な可変
インピーダンス型の電子インピーダンス装置を提
供することである。
インピーダンス型の電子インピーダンス装置を提
供することである。
本発明による電子インピーダンス装置は、高入
力インピーダンスを有し入力端子に印加された入
力信号電圧を電流に変換する差動対のトランジス
タを備えた電圧電流変換手段と、この変換手段に
よる１対の差動出力電流を入力電流とする１対の
カレントミラー回路と、この１対のカレントミラ
ー回路の出力電流が夫々供給された１対のPN接
合素子と、この１対のPN接合素子の各両端に生
ずる電圧を入力とする差動対のトランジスタ及び
該差動対のトランジスタに制御電流に応じた電流
を供給する電流源を備えた差動アンプとを有し、
この差動アンプ出力を前記入力端子へ帰還するよ
うにしたことを特徴としている。
力インピーダンスを有し入力端子に印加された入
力信号電圧を電流に変換する差動対のトランジス
タを備えた電圧電流変換手段と、この変換手段に
よる１対の差動出力電流を入力電流とする１対の
カレントミラー回路と、この１対のカレントミラ
ー回路の出力電流が夫々供給された１対のPN接
合素子と、この１対のPN接合素子の各両端に生
ずる電圧を入力とする差動対のトランジスタ及び
該差動対のトランジスタに制御電流に応じた電流
を供給する電流源を備えた差動アンプとを有し、
この差動アンプ出力を前記入力端子へ帰還するよ
うにしたことを特徴としている。
本発明による他の電子インピーダンス装置は、
上記構成の他に更に、当該１対のPN接合素子の
各々に電流を夫々供給する１対の電流源を有する
ことを特徴としている。
上記構成の他に更に、当該１対のPN接合素子の
各々に電流を夫々供給する１対の電流源を有する
ことを特徴としている。
以下に図面により本発明を説明する。
第２図は本発明の実施例の回路図である。１は
回路入力INの電圧を電流変換する高入力インピ
ーダンスのＶ−Ｉ変換回路であつて、基本的には
PNP型の差動トランジスタQ1，Q2よりなり、そ
の電流源がトランジスタQ5、ベースバイアスE2
及び抵抗R3よりなつており、その電流出力がエ
ミツタ抵抗R1，R2を夫々介してトランジスタQ1，
Q2へ供給されていることは第１図の回路と同様
である。そして、この回路１の入力インピーダン
スをより高めるべく、NPN型のエミツタフオロ
ワトランジスタQ3，Q4が夫々設けられており、
各エミツタ出力がトランジスタQ1，Q2の各ベー
ス入力となつている。トランジスタQ3のベース
が回路入力端子INとなつており、トランジスタ
Q4のベースにはバイアス電圧EIが印加されてい
る。これらトランジスタQ3，Q4の動作電流を供
給すべく各エミツタとアース間には電流源I3，I4
が夫々設けられている。尚、エミツタフオロワト
ランジスタQ3，Q4がなくても十分に高入力イン
ピーダンスが得られれば、これらトランジスタ
Q3，Q4は省略可能であり、これは第１図の従来
回路においても同様である。
回路入力INの電圧を電流変換する高入力インピ
ーダンスのＶ−Ｉ変換回路であつて、基本的には
PNP型の差動トランジスタQ1，Q2よりなり、そ
の電流源がトランジスタQ5、ベースバイアスE2
及び抵抗R3よりなつており、その電流出力がエ
ミツタ抵抗R1，R2を夫々介してトランジスタQ1，
Q2へ供給されていることは第１図の回路と同様
である。そして、この回路１の入力インピーダン
スをより高めるべく、NPN型のエミツタフオロ
ワトランジスタQ3，Q4が夫々設けられており、
各エミツタ出力がトランジスタQ1，Q2の各ベー
ス入力となつている。トランジスタQ3のベース
が回路入力端子INとなつており、トランジスタ
Q4のベースにはバイアス電圧EIが印加されてい
る。これらトランジスタQ3，Q4の動作電流を供
給すべく各エミツタとアース間には電流源I3，I4
が夫々設けられている。尚、エミツタフオロワト
ランジスタQ3，Q4がなくても十分に高入力イン
ピーダンスが得られれば、これらトランジスタ
Q3，Q4は省略可能であり、これは第１図の従来
回路においても同様である。
これら差動トランジスタQ1及びQ2のコレクタ
電流出力は、ダイオードD5、NPNトランジスタ
Q12及びダイオードD6、NPNトランジスタQ13よ
りなるカレントミラー回路３及び４によつて夫々
ダイオードD1及びD2へ電流転送されて反転され
る。これらダイオードの共通アノードはダイオー
ドD3による順方向電圧によつてバイアスされて
いる。
電流出力は、ダイオードD5、NPNトランジスタ
Q12及びダイオードD6、NPNトランジスタQ13よ
りなるカレントミラー回路３及び４によつて夫々
ダイオードD1及びD2へ電流転送されて反転され
る。これらダイオードの共通アノードはダイオー
ドD3による順方向電圧によつてバイアスされて
いる。
２は、Ｖ−Ｉ変換回路１の電流を増幅する電流
増幅回路であつてPNP型の差動トランジスタQ6，
Q7よりなる。すなわち、ダイオードD1，D2に流
れる電流の変化に対応した電圧が差動トランジス
タQ6，Q7の各ベースへ夫々入力されている。こ
の差動トランジスタQ6，Q7への電流供給が、
PNPトランジスタQ8、ダイオードD4よりなされ
ており、ダイオードD4への動作電流が制御電流
源Icより供給されている。この差動アンプ２の負
荷は、NPNトランジスタQ14、ダイオードD7よ
りなるカレントミラー回路が用いられており、ト
ランジスタQ7のコレクタ出力が、Ｖ−Ｉ変換回
路１のトランジスタQ3のベース入力すなわち回
路装置の入力端子INへ帰還されている。
増幅回路であつてPNP型の差動トランジスタQ6，
Q7よりなる。すなわち、ダイオードD1，D2に流
れる電流の変化に対応した電圧が差動トランジス
タQ6，Q7の各ベースへ夫々入力されている。こ
の差動トランジスタQ6，Q7への電流供給が、
PNPトランジスタQ8、ダイオードD4よりなされ
ており、ダイオードD4への動作電流が制御電流
源Icより供給されている。この差動アンプ２の負
荷は、NPNトランジスタQ14、ダイオードD7よ
りなるカレントミラー回路が用いられており、ト
ランジスタQ7のコレクタ出力が、Ｖ−Ｉ変換回
路１のトランジスタQ3のベース入力すなわち回
路装置の入力端子INへ帰還されている。
かゝる構成において、Ｖ−Ｉ変換回路１の相互
コンダクダンスgm1は、差動アンプの出力がダブ
ルエンド型式となつているから、 gm1＝１／｛RE＋kT／ｑ／（I0／２）｝ ……(5) と表わされる。REは抵抗R1，R2の値、ｋはボル
ツマン定数、Ｔは絶対温度、ｑは電子電荷、I0は
トランジスタQ5による定電流値である。ダイオ
ードD1，D2に流れる電流は、カレントミラー回
路３，４のミラー比を共にαとすると、α・
（I0／２）となるから、ダイオードD1，D2の小信
号抵抗をγとすれば、 γ＝kT／ｑ／α・（I0／２） ……(6) となる。入力端子INにおける信号電圧をVINとす
ると、ダイオードD1，D2の両端に生ずる信号電
圧V〓は、 V〓＝VIN・gm1・γ＝VIN・kT／ｑ／〔α・（I0
／２）・｛RE＋kT／ｑ／（I0／２）｝〕……(7) となる。
コンダクダンスgm1は、差動アンプの出力がダブ
ルエンド型式となつているから、 gm1＝１／｛RE＋kT／ｑ／（I0／２）｝ ……(5) と表わされる。REは抵抗R1，R2の値、ｋはボル
ツマン定数、Ｔは絶対温度、ｑは電子電荷、I0は
トランジスタQ5による定電流値である。ダイオ
ードD1，D2に流れる電流は、カレントミラー回
路３，４のミラー比を共にαとすると、α・
（I0／２）となるから、ダイオードD1，D2の小信
号抵抗をγとすれば、 γ＝kT／ｑ／α・（I0／２） ……(6) となる。入力端子INにおける信号電圧をVINとす
ると、ダイオードD1，D2の両端に生ずる信号電
圧V〓は、 V〓＝VIN・gm1・γ＝VIN・kT／ｑ／〔α・（I0
／２）・｛RE＋kT／ｑ／（I0／２）｝〕……(7) となる。
一方、電流増幅回路２の差動アンプの伝達コン
ダクダンスgm2は、負荷がカレントミラーである
から、 gm2＝１／｛（kT／ｑ）／（Ic／２）｝ ……(8) と表わされる。よつて、差動アンプ２による出力
電流I2は、(7)、(8)式により、 I2＝gm2・V〓＝VIN・Ic／２／〔α・（I0／
２）・｛RE＋kT／ｑ／（I0／２）｝〕……(9) となる。従つて、インピーダンス回路の等価イン
ピーダンスZINは、 ZIN＝VIN／I2＝α・I0｛RE＋kT／ｑ／
（I0／２）｝／Ic……(10) となり、制御電流Icの変化によりZINを可変とす
ることができる。
ダクダンスgm2は、負荷がカレントミラーである
から、 gm2＝１／｛（kT／ｑ）／（Ic／２）｝ ……(8) と表わされる。よつて、差動アンプ２による出力
電流I2は、(7)、(8)式により、 I2＝gm2・V〓＝VIN・Ic／２／〔α・（I0／
２）・｛RE＋kT／ｑ／（I0／２）｝〕……(9) となる。従つて、インピーダンス回路の等価イン
ピーダンスZINは、 ZIN＝VIN／I2＝α・I0｛RE＋kT／ｑ／
（I0／２）｝／Ic……(10) となり、制御電流Icの変化によりZINを可変とす
ることができる。
第２図の回路では、回路電源＋Ｂとアースとの
間のいかなる枝路を考慮しても、PN接合の順方
向電圧の３倍以上の電圧があれば十分に動作する
ことになり、低電圧動作が可能である。また、(10)
式より判るように、Icの制御のみならず、カレン
トミラー回路３，４のミラー比αや差動アンプ１
の電流源電流I0を制御してもZINが制御可能とな
つて自由度が向上する。
間のいかなる枝路を考慮しても、PN接合の順方
向電圧の３倍以上の電圧があれば十分に動作する
ことになり、低電圧動作が可能である。また、(10)
式より判るように、Icの制御のみならず、カレン
トミラー回路３，４のミラー比αや差動アンプ１
の電流源電流I0を制御してもZINが制御可能とな
つて自由度が向上する。
第３図は本発明の他の例を示す回路図であり、
第２図と同等部分は同一符号により示されてい
る。図において、第２図と異なる部分についての
み述べれば、ダイオードD1及びD2へ所定電流を
夫々供給する電流源I5及びI6が夫々付加的に設け
られており、その他の構成は第２図のそれと同等
である。
第２図と同等部分は同一符号により示されてい
る。図において、第２図と異なる部分についての
み述べれば、ダイオードD1及びD2へ所定電流を
夫々供給する電流源I5及びI6が夫々付加的に設け
られており、その他の構成は第２図のそれと同等
である。
かゝる構成において、I5＝I6＝Iaとすればダイ
オードD1及びD2に流れる電流は、α・（I0／２）
＋Iaとなるから、Ia＝α′・I0とすると、 α・（I0／２）＋Ia＝I0・（α／２＋α′） ……(11) となつて、(9)式中のα・（I0／２）の代りに(11)式
を代入して整理することにより次式を得る。
オードD1及びD2に流れる電流は、α・（I0／２）
＋Iaとなるから、Ia＝α′・I0とすると、 α・（I0／２）＋Ia＝I0・（α／２＋α′） ……(11) となつて、(9)式中のα・（I0／２）の代りに(11)式
を代入して整理することにより次式を得る。
ZIN＝I0・（α＋2α′）・｛RE＋kT／
ｑ／（I0／２）｝／Ic……(12) (12)式より明白な如く、別に設けた電流源I5，I6
の電流値Iaすなわちα′を変化させることによつて
も、インピーダンスの制御が可能となる。
ｑ／（I0／２）｝／Ic……(12) (12)式より明白な如く、別に設けた電流源I5，I6
の電流値Iaすなわちα′を変化させることによつて
も、インピーダンスの制御が可能となる。
第４図は本発明の他の実施例の１部回路図であ
り、カレントミラー回路３の別の例が示されてい
る。すなわち、トランジスタQ12とダイオードD5
に対し夫々並列にトランジスタQ12′とダイオード
D5′を設けておき、トランジスタQ12′のオンオフ
を、ベースとアース間のスイツチSWにより制御
してカレントミラー回路３の出力転送電流を制御
せんとするもので、これと全く同様な回路がカレ
ントミラー回路４にも付加されて、同時に制御さ
れる。こうすることにより、(10)又は(12)式中のαの
値が制御されることになつて、ZINをステツプ状
に変化せしめることができる。
り、カレントミラー回路３の別の例が示されてい
る。すなわち、トランジスタQ12とダイオードD5
に対し夫々並列にトランジスタQ12′とダイオード
D5′を設けておき、トランジスタQ12′のオンオフ
を、ベースとアース間のスイツチSWにより制御
してカレントミラー回路３の出力転送電流を制御
せんとするもので、これと全く同様な回路がカレ
ントミラー回路４にも付加されて、同時に制御さ
れる。こうすることにより、(10)又は(12)式中のαの
値が制御されることになつて、ZINをステツプ状
に変化せしめることができる。
叙上のように、本発明によれば、回路電源とア
ースとの間には電圧電流変換手段とカレントミラ
ー回路とが直列に、また差動アンプが独立して接
続されるだけである。よつて、それらを構成する
各トランジスタのベース・エミツタ間のPN接合
による合計電圧降下分を従来より小さくすること
ができるので、極めて低電圧にて電子インピーダ
ンス装置が可能であるから、集積化に極めて有効
である。
ースとの間には電圧電流変換手段とカレントミラ
ー回路とが直列に、また差動アンプが独立して接
続されるだけである。よつて、それらを構成する
各トランジスタのベース・エミツタ間のPN接合
による合計電圧降下分を従来より小さくすること
ができるので、極めて低電圧にて電子インピーダ
ンス装置が可能であるから、集積化に極めて有効
である。
第１図は従来の電子インピーダンス装置の回路
図、第２図及び第３図は本発明の実施例回路図、
第４図は本発明の他の実施例の１部回路図であ
る。 主要部分の符号の説明、１……Ｖ−Ｉ変換回
路、２……電流増幅回路、３，４……カレントミ
ラー回路、D1，D2……PN接合ダイオード。
図、第２図及び第３図は本発明の実施例回路図、
第４図は本発明の他の実施例の１部回路図であ
る。 主要部分の符号の説明、１……Ｖ−Ｉ変換回
路、２……電流増幅回路、３，４……カレントミ
ラー回路、D1，D2……PN接合ダイオード。
Claims (1)
- 【特許請求の範囲】 １ 高入力インピーダンスを有し入力端子に印加
された入力信号電圧を電流に変換する差動対のト
ランジスタを備えた電圧電流変換手段と、この変
換手段による１対の差動出力電流を入力電流とす
る１対のカレントミラー回路と、この１対のカレ
ントミラー回路の出力電流が夫々供給された１対
のPN接合素子と、この１対のPN接合素子の各
両端に生ずる電圧を入力とする差動対のトランジ
スタ及び該差動対のトランジスタに制御電流に応
じた電流を供給する電流源を備えた差動アンプと
を有し、この差動アンプ出力を前記入力端子へ帰
還するようにしたことを特徴とする電子インピー
ダンス装置。 ２ 高入力インピーダンスを有し入力端子に印加
された入力信号電圧を電流に変換する差動対のト
ランジスタを備えた電圧電流変換手段と、この変
換手段による１対の差動出力電流を入力電流とす
る１対のカレントミラー回路と、この１対のカレ
ントミラー回路の出力電流が夫々供給された１対
のPN接合素子と、この１対のPN接合素子の
各々に電流を供給する１対の電流源と、前記１対
のPN接合素子の各両端に生ずる電圧を入力とす
る差動対のトランジスタ及び該差動対のトランジ
スタに制御電流に応じた電流を供給する電流源を
備えた差動アンプとを有し、この差動アンプ出力
を前記入力端子へ帰還するようにしたことを特徴
とする電子インピーダンス装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56156396A JPS5857814A (ja) | 1981-10-01 | 1981-10-01 | 電子インピ−ダンス装置 |
| US06/429,316 US4513242A (en) | 1981-10-01 | 1982-09-30 | Electronic impedance device for providing a variable impedance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56156396A JPS5857814A (ja) | 1981-10-01 | 1981-10-01 | 電子インピ−ダンス装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5857814A JPS5857814A (ja) | 1983-04-06 |
| JPH0257372B2 true JPH0257372B2 (ja) | 1990-12-04 |
Family
ID=15626815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56156396A Granted JPS5857814A (ja) | 1981-10-01 | 1981-10-01 | 電子インピ−ダンス装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4513242A (ja) |
| JP (1) | JPS5857814A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59117815A (ja) * | 1982-12-25 | 1984-07-07 | Nippon Gakki Seizo Kk | 電気抵抗制御回路 |
| JPH0720040B2 (ja) * | 1986-11-21 | 1995-03-06 | ソニー株式会社 | 電圧−電流変換回路 |
| US4937516A (en) * | 1987-11-13 | 1990-06-26 | U.S. Philips Corporation | Balanced voltage-current converter and double-balanced mixer circuit comprising such a converter |
| EP0327846A1 (de) * | 1988-02-10 | 1989-08-16 | Siemens Aktiengesellschaft | Schaltungsanordnung zum verzerrungsarmen Schalten von Signalen |
| EP0621688B1 (en) * | 1993-04-19 | 2001-10-31 | SANYO ELECTRIC Co., Ltd. | High-impedance circuit |
| US6717559B2 (en) * | 2001-01-16 | 2004-04-06 | Visteon Global Technologies, Inc. | Temperature compensated parallel LED drive circuit |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1568056A (en) * | 1975-10-31 | 1980-05-21 | Dolby Laboratories Inc | Electrically variable impedance ciruits |
| GB1573616A (en) * | 1976-03-04 | 1980-08-28 | Nat Semiconductor Uk Ltd | Electronic impedance devices |
| US4288707A (en) * | 1978-03-14 | 1981-09-08 | Tokyo Shibaura Denki Kabushiki Kaisha | Electrically variable impedance circuit |
| US4339677A (en) * | 1979-12-21 | 1982-07-13 | Signetics Corporation | Electrically variable impedance circuit with feedback compensation |
-
1981
- 1981-10-01 JP JP56156396A patent/JPS5857814A/ja active Granted
-
1982
- 1982-09-30 US US06/429,316 patent/US4513242A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5857814A (ja) | 1983-04-06 |
| US4513242A (en) | 1985-04-23 |
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