JPH0257700B2 - - Google Patents
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- JPH0257700B2 JPH0257700B2 JP57188054A JP18805482A JPH0257700B2 JP H0257700 B2 JPH0257700 B2 JP H0257700B2 JP 57188054 A JP57188054 A JP 57188054A JP 18805482 A JP18805482 A JP 18805482A JP H0257700 B2 JPH0257700 B2 JP H0257700B2
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- JP
- Japan
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- semiconductor
- plasma
- pii
- impurity region
- impurity
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/24—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using chemical vapour deposition [CVD]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/34—Deposited materials, e.g. layers
- H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
- H10P14/3414—Deposited materials, e.g. layers characterised by the chemical composition being group IIIA-VIA materials
- H10P14/3421—Arsenides
Landscapes
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
この発明は、半導体内に選択的にプラズマイオ
ン注入法（以下PIIという）により価または
価の不純物を添加するとともに、この添加された
開穴部上およびそれ以外の絶縁物上に半導体また
は導体の膜またはリードをプラズマ気相法（以下
PCVDという）により形成せしめることを目的と
する半導体装置およびその作製方法に関する。
ン注入法（以下PIIという）により価または
価の不純物を添加するとともに、この添加された
開穴部上およびそれ以外の絶縁物上に半導体また
は導体の膜またはリードをプラズマ気相法（以下
PCVDという）により形成せしめることを目的と
する半導体装置およびその作製方法に関する。
この発明は特に開穴部の側面に対しても、平面
部と同様の膜厚に均一に形成せしめるため、段差
部（ステツプカバレツジ）に対し、信頼性低下の
可能性が全くなく、特にこの穴の大きさを2μま
たは1.5μとし被膜の膜厚が0.3〜1μであつても十
分な段差部での半導体または導体膜を作ることが
できる。その結果0.5〜1μの線巾のリード線を±
0.2μの公差で作ることができた。そのため、
VLSI（超LSI）にとつてきわめてすぐれた特性を
有する。
部と同様の膜厚に均一に形成せしめるため、段差
部（ステツプカバレツジ）に対し、信頼性低下の
可能性が全くなく、特にこの穴の大きさを2μま
たは1.5μとし被膜の膜厚が0.3〜1μであつても十
分な段差部での半導体または導体膜を作ることが
できる。その結果0.5〜1μの線巾のリード線を±
0.2μの公差で作ることができた。そのため、
VLSI（超LSI）にとつてきわめてすぐれた特性を
有する。
さらにこの発明は、下側リードまたは不純物領
域とその上のリードとが、マスク合わせ精度にお
いてズレを生じても、その間にPIIによる不純物
領域を設けて電気的に連結させることができ、さ
らにこの不純物領域により半導体とリードとが直
接接して接合リークを発生させてしまうことがな
い。そのためリードの合せ特にコンタクト部での
合せ精度が実質的にセルフアライン構成を有せし
めることができ、従来の如く３±0.5μの精度では
なく、１±0.5μでも２層配線間のコンタクトを十
分なオーム接触をさせて有せしめることができる
という特徴を有する。
域とその上のリードとが、マスク合わせ精度にお
いてズレを生じても、その間にPIIによる不純物
領域を設けて電気的に連結させることができ、さ
らにこの不純物領域により半導体とリードとが直
接接して接合リークを発生させてしまうことがな
い。そのためリードの合せ特にコンタクト部での
合せ精度が実質的にセルフアライン構成を有せし
めることができ、従来の如く３±0.5μの精度では
なく、１±0.5μでも２層配線間のコンタクトを十
分なオーム接触をさせて有せしめることができる
という特徴を有する。
第１図に従来例のたて断面図を示す。
半導体１上にフイールド絶縁物２を設け、開穴
部９，１０を構成させ、この穴部にて半導体中の
不純物領域６，７とコンタクトを構成させようと
していた。しかしかかる構成において、開穴部１
０の穴の位置は不純物領域６の中央部にあり、か
つ穴の大きさは小さくなければならず、良好なオ
ームコンタクトが保証されなかつた。
部９，１０を構成させ、この穴部にて半導体中の
不純物領域６，７とコンタクトを構成させようと
していた。しかしかかる構成において、開穴部１
０の穴の位置は不純物領域６の中央部にあり、か
つ穴の大きさは小さくなければならず、良好なオ
ームコンタクトが保証されなかつた。
例えば第１図３７においては、リード３と基板
半導体１が短絡してしまい、逆方向バイヤスでの
リークがおきてしまつた。さらにリードはフイー
ルド絶縁物２の側部８，４において、このリード
をアルミニユームの真空蒸着法で作る時十分な厚
さとならず、その結果かかる側部での段差部での
断線がおきやすく、結果として１〜2μの線巾の
十分な細線を有するコンタクト領域を構成さるこ
とができなかつた。特にかかる８のリードの側部
に形成されない傾向は、真空蒸着法によりリード
用導体層５の形成およびフイールド絶縁物２が１
〜2.5μを有し、かつ穴径が１〜3μの時著しかつ
た。
半導体１が短絡してしまい、逆方向バイヤスでの
リークがおきてしまつた。さらにリードはフイー
ルド絶縁物２の側部８，４において、このリード
をアルミニユームの真空蒸着法で作る時十分な厚
さとならず、その結果かかる側部での段差部での
断線がおきやすく、結果として１〜2μの線巾の
十分な細線を有するコンタクト領域を構成さるこ
とができなかつた。特にかかる８のリードの側部
に形成されない傾向は、真空蒸着法によりリード
用導体層５の形成およびフイールド絶縁物２が１
〜2.5μを有し、かつ穴径が１〜3μの時著しかつ
た。
本発明はかかるコンタクト部でのオーム接触を
さらに助長させるための半導体装置およびその製
造方法に関するものである。
さらに助長させるための半導体装置およびその製
造方法に関するものである。
以下に図面に従つてその詳細を説明する。
第２図は本発明の製造工程を示したものであ
る。
る。
図面において、半導体として例えば単結晶珪素
またはヒ化ガリユームの如き化合物半導体（Ｐ
型）を用いた。さらにこの上面に絶縁物２を
LPCVD（減圧気相法）またはPCVD法により、
例えば酸化珪素、窒化珪素を0.5〜2μの厚さに形
成した。さらにフオトリソグラフイー技術により
開穴部１０，９を設けた。１０は1μ〓、９は5μ□
である。
またはヒ化ガリユームの如き化合物半導体（Ｐ
型）を用いた。さらにこの上面に絶縁物２を
LPCVD（減圧気相法）またはPCVD法により、
例えば酸化珪素、窒化珪素を0.5〜2μの厚さに形
成した。さらにフオトリソグラフイー技術により
開穴部１０，９を設けた。１０は1μ〓、９は5μ□
である。
次に第２図Ａに示される如く、逆導電型の不純
物領域（ここではＮ型）を作るため、PII工程を
行なつた。
物領域（ここではＮ型）を作るため、PII工程を
行なつた。
即ちかかる半導体をプラズマ装置に配設し、真
空引をし、10-7torrまで真空引をした。さらにか
かる半導体を200〜300℃に加熱し、吸着物を除去
した。この後水素またはヘリユームにより100〜
3000PPMに希釈された反応性気体であるフオス
ヒンまたはアルシンを導入し、加えて100KHz〜
13.56MHzの高周波、または7.45GHzのマイクロ波
の電気エネルギを加えてプラズマ化した。反応は
プラズマ反応装置（S57.9.25出願特願昭57−
167280／167281（特開昭59−56725／56726号公報
を参照））に従つた。
空引をし、10-7torrまで真空引をした。さらにか
かる半導体を200〜300℃に加熱し、吸着物を除去
した。この後水素またはヘリユームにより100〜
3000PPMに希釈された反応性気体であるフオス
ヒンまたはアルシンを導入し、加えて100KHz〜
13.56MHzの高周波、または7.45GHzのマイクロ波
の電気エネルギを加えてプラズマ化した。反応は
プラズマ反応装置（S57.9.25出願特願昭57−
167280／167281（特開昭59−56725／56726号公報
を参照））に従つた。
するとプラズマ化したリンまたはヒ素が半導体
中に200〜2000Åの濃さにイオン注入され、この
PIIは基板にリンまたはヒ素イオンを多量に注入
させるから、負バイアスを加えておいてもよい。
かくの如きPIIを５〜30分間行なつた後、プラズ
マ放電を中止し、反応性気体の導入も中止して、
さらに水素により再度プラズマ放電を行ない、半
導体中に注入させればよい。吸着物も気相エツチ
をして除去した。
中に200〜2000Åの濃さにイオン注入され、この
PIIは基板にリンまたはヒ素イオンを多量に注入
させるから、負バイアスを加えておいてもよい。
かくの如きPIIを５〜30分間行なつた後、プラズ
マ放電を中止し、反応性気体の導入も中止して、
さらに水素により再度プラズマ放電を行ない、半
導体中に注入させればよい。吸着物も気相エツチ
をして除去した。
次に第２図の示される如く、この上面に半導体
または導体を形成させた。
または導体を形成させた。
具体例 １
非単結晶シリコン膜を形成させる場合、シラン
（100％）を同一プラズマ反応装置に導入し、同様
に高周波を20〜30W加えて、プラズマCVDを行
ない、0.3〜1μの厚さに形成させた。この時この
半導体中にホウ素、リンまたはヒ素をB2H6，
PH3またはAsH3により（B2H6，PH3または
AsH3）／SiH4＝0.5〜１％として導入して導電性
を向上させてもよい。
（100％）を同一プラズマ反応装置に導入し、同様
に高周波を20〜30W加えて、プラズマCVDを行
ない、0.3〜1μの厚さに形成させた。この時この
半導体中にホウ素、リンまたはヒ素をB2H6，
PH3またはAsH3により（B2H6，PH3または
AsH3）／SiH4＝0.5〜１％として導入して導電性
を向上させてもよい。
かくして半導体膜を形成した。この後通常のフ
オトリゾグラフイー技術により、第２図Ｂに示さ
れるようにエツチングをしリード３，５を形成せ
しめた。
オトリゾグラフイー技術により、第２図Ｂに示さ
れるようにエツチングをしリード３，５を形成せ
しめた。
具体例 ２
具体例１と同様に、第２図Ｃに示される如く、
同一反応炉にて半導体膜を形成させた。但しこの
場合半導体膜の厚さを200〜1000Åとした。しか
しＣに示される如く、段差部において何ら断線を
することなく形成させることができた。
同一反応炉にて半導体膜を形成させた。但しこの
場合半導体膜の厚さを200〜1000Åとした。しか
しＣに示される如く、段差部において何ら断線を
することなく形成させることができた。
具体例 ３
第２図ＢにおいてTMA（Al（CH2）3）を用いて
アルミニユームをPCVD法により0.5〜2μの厚さ
に形成させた。13.56MHzの高周波は３〜5Wで十
分であり、基板の温度は室温〜100℃とした。250
℃〜350℃としてLPCVD法により形成してもよ
い。段差部では上面と同じ厚さの導体膜を得るこ
とができた。
アルミニユームをPCVD法により0.5〜2μの厚さ
に形成させた。13.56MHzの高周波は３〜5Wで十
分であり、基板の温度は室温〜100℃とした。250
℃〜350℃としてLPCVD法により形成してもよ
い。段差部では上面と同じ厚さの導体膜を得るこ
とができた。
具体例 ４
第２図Ｂにおいて、TMAに加えてPH3／
TMA＝0.1〜１％の値で加えた。さらにシランを
SiH4／TMA＝１〜５％として加えた。かかる場
合この導体中には珪素が１〜５％添加され、かつ
リンが0.1〜１％添加されている。かかる導体は、
その後の加熱処理においても、その下のPIIでの
接合部を100〜2000Åと減らしても、全く金属部
のスパイクを発生させることがなく、また珪素半
導体を食つてしまうことがなく、いわゆるシアロ
ー接合を作ることができた。
TMA＝0.1〜１％の値で加えた。さらにシランを
SiH4／TMA＝１〜５％として加えた。かかる場
合この導体中には珪素が１〜５％添加され、かつ
リンが0.1〜１％添加されている。かかる導体は、
その後の加熱処理においても、その下のPIIでの
接合部を100〜2000Åと減らしても、全く金属部
のスパイクを発生させることがなく、また珪素半
導体を食つてしまうことがなく、いわゆるシアロ
ー接合を作ることができた。
これを電子ビーム蒸着法ですると、珪素とアル
ミニユームの差があるため、流量制御が困難であ
つた。本発明のPCVD法では、２種または３種の
混合が何らの制御性の困難さを生じることなく作
ることができた。
ミニユームの差があるため、流量制御が困難であ
つた。本発明のPCVD法では、２種または３種の
混合が何らの制御性の困難さを生じることなく作
ることができた。
具体例 ５
第２図Ｂにおいて、WF6またはこれとSiH4と
を水素のキヤリアガスにより導入しPCVDを行な
つた。するとＷまたはSixWyなる耐熱性の逆導
電型被膜を基板温度200〜300℃にて作ることがで
きた。
を水素のキヤリアガスにより導入しPCVDを行な
つた。するとＷまたはSixWyなる耐熱性の逆導
電型被膜を基板温度200〜300℃にて作ることがで
きた。
PIIで作られた不純物領域とはきわめて浅い
（100〜200Å）のオーム接触接合を作ることがで
きた。
（100〜200Å）のオーム接触接合を作ることがで
きた。
具体例 ６
第２図ＢにおいてMoCl3またはこれととSiH4
とを水素をキヤリアガスとして導入し、具体例１
と同様にPCVDを行なつた。するとMoまたは
SixMoyなる耐熱性導体を作ることができた。特
性は具体例５と同様であつた。
とを水素をキヤリアガスとして導入し、具体例１
と同様にPCVDを行なつた。するとMoまたは
SixMoyなる耐熱性導体を作ることができた。特
性は具体例５と同様であつた。
具体例 ７
第２図Ｂにおいて、WF6とSiH4にPH3を
PH3／SiH4＝0.5％にて導入し、WF6／SiH4＝
１：１〜１：３にて導入した。するとリンが添加
されSixWyを0.1〜0.5μ得ることができた。さら
にこの上面または下面にSiH4とPH3とによる半
導体層を積層して0.1〜0.3μ形成させた。
PH3／SiH4＝0.5％にて導入し、WF6／SiH4＝
１：１〜１：３にて導入した。するとリンが添加
されSixWyを0.1〜0.5μ得ることができた。さら
にこの上面または下面にSiH4とPH3とによる半
導体層を積層して0.1〜0.3μ形成させた。
具体例 ８
具体例１〜７のうちさらに同一プラズマCVD
装置および異なつたプラズマCVD装置により、
この上面にSiH4＋NOx（ｘ＝0.5，１または２）
の反応による酸化珪素、またはSiH4＋NH3の反
応による窒化珪素よりなる絶縁物を積層した。こ
れらの絶縁物はフオトエツチング工程におけるマ
スクとして用いることが可能である。
装置および異なつたプラズマCVD装置により、
この上面にSiH4＋NOx（ｘ＝0.5，１または２）
の反応による酸化珪素、またはSiH4＋NH3の反
応による窒化珪素よりなる絶縁物を積層した。こ
れらの絶縁物はフオトエツチング工程におけるマ
スクとして用いることが可能である。
以上の如く具体例１〜８により、導体または半
導体をPIIの後PCVD法により形成させた。
導体をPIIの後PCVD法により形成させた。
かくすることにより、0.5μ〓〜5μ□
のコンタク
ト穴（開穴部）の側面に対しても、自由に導体ま
たは半導体を形成させることができた。
ト穴（開穴部）の側面に対しても、自由に導体ま
たは半導体を形成させることができた。
さらにフオトリゾグラフイーの後、オーム接触
を助長させるため、300〜700℃の温度にて加熱処
理をしてPIIによりできた損傷を防ぎ、さらにコ
ンタクト抵抗を下げるのに有効であつた。
を助長させるため、300〜700℃の温度にて加熱処
理をしてPIIによりできた損傷を防ぎ、さらにコ
ンタクト抵抗を下げるのに有効であつた。
第３図は本発明の他のたて断面図を示す。
第２図と同じく具体例１〜８が有効である。さ
らに図面においては、半導体１上に異種導電型の
第１の不純物領域３８が0.1〜0.5μの深さに設け
られており、さらにこれらの上面に絶縁物２が設
けられ、その絶縁物に開穴部９，１０，３９が設
けられている。さらにPIIにより設けられた第２
の不純物領域６，７，２１が第１の不純物領域と
同一導電型にて200〜2000Åの深さにて設けられ
ている。またこのPIIの不純物領域に接して、コ
ンタクト部には半導体または導体のリード５，
３，２０が設けられている。
らに図面においては、半導体１上に異種導電型の
第１の不純物領域３８が0.1〜0.5μの深さに設け
られており、さらにこれらの上面に絶縁物２が設
けられ、その絶縁物に開穴部９，１０，３９が設
けられている。さらにPIIにより設けられた第２
の不純物領域６，７，２１が第１の不純物領域と
同一導電型にて200〜2000Åの深さにて設けられ
ている。またこのPIIの不純物領域に接して、コ
ンタクト部には半導体または導体のリード５，
３，２０が設けられている。
図面において開穴部３９においてはごく一般的
な開穴であり、第１の不純物領域１８より小さい
第２の不純物領域２１が穴と同一形状にて設けら
れ、またこの穴すべてをおおつてリード２０が設
けられた２層配線のコンタクト部である。
な開穴であり、第１の不純物領域１８より小さい
第２の不純物領域２１が穴と同一形状にて設けら
れ、またこの穴すべてをおおつてリード２０が設
けられた２層配線のコンタクト部である。
第３図開穴部９は本発明に特に開示したもので
ある。即ち第１の不純物領域１８は穴９の一部に
露呈しており、PIIにより設けられた第２の不純
物領域７とその一部１７においてのみ接触してい
る。さらに半導体または導体のリード３はPIIの
第２の不純物領域７とのみ接触し、第１の不純物
領域１８とは離間１６している。即ちPIIの第１
の不純物領域７がリード３と他の第１の不純物領
域により設けられたクロスアンダーリードとの相
互結線を行なつていることである。
ある。即ち第１の不純物領域１８は穴９の一部に
露呈しており、PIIにより設けられた第２の不純
物領域７とその一部１７においてのみ接触してい
る。さらに半導体または導体のリード３はPIIの
第２の不純物領域７とのみ接触し、第１の不純物
領域１８とは離間１６している。即ちPIIの第１
の不純物領域７がリード３と他の第１の不純物領
域により設けられたクロスアンダーリードとの相
互結線を行なつていることである。
即ち本発明に示す如く、リード３が開穴部の一
部をのみおおう場合においても、この穴の全面に
PIIにより不純物を注入しているため、コンタク
トを成就するのに全く支障がない。即ち同一プラ
ズマ装置により、PIIとPCVDを行なうため初め
て可能となり、従来よりイオン濃度が２〜４倍に
もなるイオン注入装置により成就し、さらに装置
を変えて真空蒸着法によりリードを得るのではな
く多層生成が低コストのプラズマ装置により一度
で可能になつたという大きな特徴を有する。
部をのみおおう場合においても、この穴の全面に
PIIにより不純物を注入しているため、コンタク
トを成就するのに全く支障がない。即ち同一プラ
ズマ装置により、PIIとPCVDを行なうため初め
て可能となり、従来よりイオン濃度が２〜４倍に
もなるイオン注入装置により成就し、さらに装置
を変えて真空蒸着法によりリードを得るのではな
く多層生成が低コストのプラズマ装置により一度
で可能になつたという大きな特徴を有する。
第３図開穴部１５はPIIの不純物領域６と第１
の不純物領域１９とはやはり一部で接している。
しかしリード５は１５において開穴を十分うめて
いない。かかるコンタクトであつても信頼性の低
下を誘発させることは全くないという特徴を有す
る。
の不純物領域１９とはやはり一部で接している。
しかしリード５は１５において開穴を十分うめて
いない。かかるコンタクトであつても信頼性の低
下を誘発させることは全くないという特徴を有す
る。
第４図は本発明を絶縁ゲイト型電界効果半導体
装置に応用したものである。
装置に応用したものである。
即ち図面において半導体１には埋置したフイー
ルド絶縁物２１が設けられている。さらにゲイト
絶縁物２２とその上面にゲイト電極２５が設けら
れている。リード２６をゲイト電極２５と同一材
料によりリンを導入して形成した後、PIIにより
ヒ素を注入してソース２８ドレイン２９を積層し
ている。
ルド絶縁物２１が設けられている。さらにゲイト
絶縁物２２とその上面にゲイト電極２５が設けら
れている。リード２６をゲイト電極２５と同一材
料によりリンを導入して形成した後、PIIにより
ヒ素を注入してソース２８ドレイン２９を積層し
ている。
これは従来より知られたイオン注入法によつて
は高濃度（1019〜1021cm-3）の注入を１時間もか
かつてしまつていた。しかし本発明によつては単
にAsH3と水素またはヘリユームとのプラズマ雰
囲気中に〜10分間浸すのみで注入することが可能
であり、安価で多量生産が可能であるという大き
な特徴を有する。
は高濃度（1019〜1021cm-3）の注入を１時間もか
かつてしまつていた。しかし本発明によつては単
にAsH3と水素またはヘリユームとのプラズマ雰
囲気中に〜10分間浸すのみで注入することが可能
であり、安価で多量生産が可能であるという大き
な特徴を有する。
ソース、ドレインは反応炉内圧力0.1torr、
AsH3／H2＝１％，300℃、高周波出力50W10分
で1020cmの高濃度のPIIが可能であつた。特にゲ
イト絶縁物２２が200〜500Åの厚さで形成されて
いてもかかる高純度の不純物の注入が可能であつ
た。
AsH3／H2＝１％，300℃、高周波出力50W10分
で1020cmの高濃度のPIIが可能であつた。特にゲ
イト絶縁物２２が200〜500Åの厚さで形成されて
いてもかかる高純度の不純物の注入が可能であつ
た。
図面ではPIQ３１のコーテイングを行ない、開
穴部を設け、他のPIIによりコンタクト３０を作
り、そのリード２７を本発明方法により形成して
いる。
穴部を設け、他のPIIによりコンタクト３０を作
り、そのリード２７を本発明方法により形成して
いる。
かくしてIGFETまたはその集積化されたVLSI
においても、チヤネルを0.2〜0.5μとし、接合深
さ200〜2000Åの浅い接合を有せしめることが可
能となつた。
においても、チヤネルを0.2〜0.5μとし、接合深
さ200〜2000Åの浅い接合を有せしめることが可
能となつた。
さらに本発明においては、半導体はシリコンだ
けではなく、低温での処理が可能なため、ヒ化ガ
リユーム、ヒ化アルミニユームガリユームに対し
ても可能であり、単にメモリ用ICではなく、発
光受光素子に対しても応用可能である。
けではなく、低温での処理が可能なため、ヒ化ガ
リユーム、ヒ化アルミニユームガリユームに対し
ても可能であり、単にメモリ用ICではなく、発
光受光素子に対しても応用可能である。
第１図は従来の半導体装置を示すたて断面図で
ある。第２図は本発明の半導体装置の製造工程を
示す。第３図および第４図は本発明の半導体装置
のたて断面図を示す。
ある。第２図は本発明の半導体装置の製造工程を
示す。第３図および第４図は本発明の半導体装置
のたて断面図を示す。
Claims (1)
- 【特許請求の範囲】 １ 半導体と該半導体上に開穴部を有する絶縁物
とを有し、前記開穴部において前記半導体表面が
露呈した半導体装置を、プラズマ処理装置内に配
設し、電気エネルギを与えて、プラズマ化した
価または価の不純物の反応性気体雰囲気に露呈
せしめることにより、前記開穴部の前記半導体内
に価または価の不純物をプラズマイオン注入
して不純物領域を形成せしめる工程と、該工程の
後、導体または半導体の反応性気体を同一反応炉
に導入し、プラズマ気相法または減圧気相法によ
り分解、反応せしめることにより、前記絶縁物上
および前記開穴部の不純物領域上に形成せしめる
ことを特徴とする半導体装置作製方法。 ２ 特許請求の範囲第１項において、導体または
半導体中にはプラズマイオン注入を行なつて添加
されたと同一導型の不純物が添加されたことを特
徴とする半導体装置作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57188054A JPS5976420A (ja) | 1982-10-25 | 1982-10-25 | 半導体装置作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57188054A JPS5976420A (ja) | 1982-10-25 | 1982-10-25 | 半導体装置作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5976420A JPS5976420A (ja) | 1984-05-01 |
| JPH0257700B2 true JPH0257700B2 (ja) | 1990-12-05 |
Family
ID=16216875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57188054A Granted JPS5976420A (ja) | 1982-10-25 | 1982-10-25 | 半導体装置作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5976420A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950010854B1 (ko) * | 1992-10-30 | 1995-09-25 | 현대전자산업주식회사 | 텅스텐 플러그 형성방법 |
| JP4940554B2 (ja) * | 2005-01-27 | 2012-05-30 | 凸版印刷株式会社 | 非単結晶太陽電池およびその製造方法 |
-
1982
- 1982-10-25 JP JP57188054A patent/JPS5976420A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5976420A (ja) | 1984-05-01 |
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