JPH0480532B2 - - Google Patents

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JPH0480532B2
JPH0480532B2 JP57183015A JP18301582A JPH0480532B2 JP H0480532 B2 JPH0480532 B2 JP H0480532B2 JP 57183015 A JP57183015 A JP 57183015A JP 18301582 A JP18301582 A JP 18301582A JP H0480532 B2 JPH0480532 B2 JP H0480532B2
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layer
region
insulating layer
substrate
silicon
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Aametsudo Abasu Sheekaa
Emesu Magudo Inguritsudo
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International Business Machines Corp
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Publication of JPH0480532B2 publication Critical patent/JPH0480532B2/ja
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    • H—ELECTRICITY
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  • Bipolar Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【発明の詳細な説明】 〔本発明の分野〕 本発明は、半導体集積回路装置を製造する方法
に関するものであり、特に、セルフ・アラインさ
れた即ち位置合せされたシリコンへの配線特に金
属接点、位置合せされた埋設酸化物分離、並びに
接点間の分離が約2000nｍ（nanometer）よりも
小さな程度の厚さ寸法を有する誘電体物質のパタ
ーンであるような、サブ・ミクロンの接点と接点
及び金属と金属の間隔を達成する、位置合せされ
た配線のプロセスに関するものである。
〔先行技術〕
半導体集積回路技術においては、１ミクロン乃
至はそれ以下の狭いライン幅を得るために、電子
ビームリソグラフイ若しくはＸ線リソグラフイの
ようなより高価で複雑な技術が用いられている
が、他方、そのようなより高価で複雑な技術を用
いることなく、標準のフオトリソグラフイ技術を
適用して１ミクロン乃至はそれ以下の狭いライン
幅を得る努力も行なわれている。
米国特許第4209349号、第4209350号、第
4234362号及び第4256514号は、シリコン基体にお
ける例えばサブ・ミクロンのような狭い寸法にさ
れた領域を形成する方法を述べている。これらの
特許は、シリコン基体に実質的水平面及び実質的
垂直面を形成し、それから、実質的水平及び実質
的垂直の両表面に非常に薄い層を形成することを
含む。それからこの層は、垂直な層を実質的に残
し水平な層を実質的に除去する反応性イオン食刻
のような、異方性食刻プロセスを受ける。垂直な
層の寸法は、適用された層の最初の厚さに依存し
て調整される。このようにして、１ミクロン乃至
はそれ以下の狭い寸法領域が得られる。
1980年３月24日出願の米国特許出願通し番号第
133156号、1980年７月８日出願の米国特許出願通
し番号第167184号並びに1980年７月８日出願の米
国特許出願通し番号第167173号は、互いにきわめ
て接近し且つ位置合せされて装置の構成領域への
接点を有する、バイポーラ集積回路構造体及び装
置の製造に関する。上記米国特許出願通し番号第
167184号及び第167173号は、1μ以下の程度の厚
さを有する誘電体物質のパターンを用いることに
より、位置合せされたシリコンへの金属接点並び
にミクロンからサブ・ミクロンの接点と接点及び
金属と金属の間隔を達成する、位置合せされた金
属接点及び配線を提供するプロセスを述べてい
る。上記米国特許出願通し番号第133156号は、位
置合せしてエミツタ開口に近接して形成されたド
ープド・ポリシリコン・ベース接点を使用してい
る。そこでは、ベース接点とエミツタ接点との間
の分離は、ポリシリコン・ベース接点の表面にお
ける熱的に成長された二酸化シリコン層で行なわ
れている。1980年７月８日出願の米国特許出願通
し番号第167253号は、1μ以下程度の厚さを有す
る誘電体物質のパターンを使用することにより、
位置合せされた金属若しくはポリシリコンの接
点、並びにミクロンからサブ・ミクロンの接点と
接点及び金属と金属の間隔を達成する電界効果ト
ランジスタ（FET）の製造を含む、関連するプ
ロセス及びその結果出来る集積回路構造体につい
て述べている。
このように、集積回路装置がバイポーラであろ
うとFETであろうと、メモリ若しくは論理回路
で有用である高密度に集積された回路装置の構造
体を提供することが、望ましい。また、製造の処
理手順を出来る限り簡単にすることが有用であ
る。装置領域に対して位置合せされた埋設酸化物
分離は、また、装置間の間隔を減少させる際に重
要であり、集積回路内で装置密度を増加させるこ
とになる。
〔本発明の概要〕
本発明により、1μ以下程度の厚さを有する誘
電体物質のパターンを用いることにより、位置合
せされたシリコンへの配線特に金属接点、並びに
ミクロンからサブ・ミクロンの接点と接点及び金
属と金属の間隔を達成する、位置合せされた配線
のプロセスが提供される。またこのプロセスによ
り、装置領域に対する埋設酸化物分離のパターン
が、位置合せされる。このプロセスの結果、実質
的に平らな集積回路構造体が得られる。このプロ
セスは、バイポーラ集積回路又はMOSFET集積
回路のいずれにも適用可能である。
本発明の１実施例として、好ましくはシリコン
である単結晶半導体の基体上に狭い寸法の誘電体
領域のパターンを有するバイポーラ集積回路を形
成する方法は、シリコン基体を準備し、そして基
体の主表面上に第１の絶縁層を形成することを含
む。第１の層の上に、窒化シリコン層が形成され
る。窒化シリコン層の上に、ポリシリコン層が付
着される。ポリシリコン層の上に、第２の絶縁層
が形成される。第２の絶縁層及びポリシリコン層
は、所定の部分が窒化シリコン層まで除去され、
実質的に垂直な側壁を有する開口が形成される。
その開口は、少なくともバイポーラ装置のエミツ
タ領域が形成される所に形成される。ポリシリコ
ン層の露出した側壁は、そこに二酸化シリコンの
側壁層を形成するために、熱的に酸化される。露
出された窒化シリコン層が除去される。拡散若し
くはイオン注入の技術により、露出されたシリコ
ン基体にエミツタが形成される。残つている第２
の絶縁層及びポリシリコン層が除去され、二酸化
シリコン側壁層の残つている部分がシリコン基体
上に伸びたままで残される。バイポーラ装置の構
成領域に対する開孔が、第１の絶縁層に形成さ
れ、バイポーラ装置の構成領域に接触するため
の、二酸化シリコンの側壁層により電気的に分離
された部分を有する導電層が、シリコン基体上に
形成される。装置間の分離領域がバイポーラ装置
に位置合せされていることが、好ましい。この位
置合せは、装置間並びにベース及びコレクタ・リ
ーチ・スルー領域間の分離パターンとなるように
指定された領域において、第２の絶縁層及びポリ
シリコン層を除去することにより、行なわれ得
る。残つている第２の絶縁層及びポリシリコン層
をマスクとして用いてシリコン基体中に開口を形
成するために、異方性の食刻が使用される。それ
から、分離パターンが形成されるように、凹所
は、誘電体物質で充填される。
MOSFET集積回路装置についての位置合せさ
れた配線を形成する方法は、まず、単結晶シリコ
ン装置の表面に第１の絶縁層を形成することから
始まる。この絶縁層の上に、窒化シリコン層が形
成される。窒化シリコン層の上に、ポリシリコン
層が形成される。ポリシリコン層の上に、第２の
絶縁層が形成される。第２の絶縁層及びポリシリ
コン層が、窒化シリコン層まで除去され、残つて
いる第２の絶縁層及びポリシリコン層に実質的に
垂直な側壁を形成することになる。これらの層
は、集積回路中のFET装置の少なくともソー
ス／ドレイン領域となるように指定された領域で
除去される。ポリシリコン層の露出した側壁は、
そこに二酸化シリコンの側壁層を形成するため
に、熱酸化雰囲気にさらされる。露出された窒化
シリコン層が除去される。シリコン基体中にソー
ス／ドレイン領域が、通常のイオン注入又は拡散
の技術により形成される。残つている第２の絶縁
層及びポリシリコン層が除去され、二酸化シリコ
ン側壁層の残つている部分がシリコン基体上に伸
びたままで残される。FET装置の構成領域への
開口が、第１の絶縁層中に形成される。FET装
置の構成領域に接触するための、二酸化シリコン
の側壁層により電気的に分離された部分を有す
る、実質的に平らな導電層が、シリコン基体上に
形成される。
〔本発明の実施例〕
さて、特に第１図乃至第４図を参照するに、バ
イポーラ集積回路を形成するために位置合せされ
た金属のプロセスを使用する実施例が示されてい
る。プロセスは、NPNバイポーラ装置の集積回
路を形成するように示されている。しかしなが
ら、関係する領域におけるトランジスタの種々の
成分の極性を単に逆にするだけで、PNPバイポ
ーラ装置が代わりに形成され得ることは、明らか
である。第１図は、高密度バイポーラ・トランジ
スタ構造体を形成するために用いられることにな
る、シリコン基体のある小さな、しかし大きく拡
大された部分を示す。Ｐ−基板は、その中に作ら
れたサブコレクタＮ＋拡散領域１２を有してい
る。それから、基板の上に、エピタキシヤルＮ層
１４が成長される。これらのプロセスは、例えば
NPNバイポーラ・トランジスタの形成における
標準的なプロセスである。基板は、典型的には、
１乃至20Ω−cm程度の抵抗を有する＜100＞結晶
方向のシリコン・ウエハである。サブコレクタ拡
散領域は、典型的には、約1020原子／cm2の表面濃
度を有するように、ヒ素を用いて形成される。層
１４を形成するためのエピタキシヤル成長プロセ
スは、約1000℃乃至1200℃の温度でシリコン四塩
化物／水素又はシラン／水素の混合ガスを用いる
ような、通常の技術によつて行なわれる。エピタ
キシヤル成長の間、Ｎ＋サブコレクタ層中のドー
パントは、エピタキシヤル層中へ移動し、サブコ
レクタ層の形成が完了する。高密度集積回路用の
エピタキシヤル層の厚さは、3μ若しくはそれ以
下の程度である。埋設二酸化シリコン分離領域が
形成されることになつている指定された領域にお
いて、Ｐ＋領域１６がまた、基板１０中に形成さ
れ得る。これらの領域もまた、成長されるとき
に、エピタキシヤル層中へ外方拡散する。Ｐ＋領
域１６は、埋設酸化物の下における表面反転及び
電流の漏れを防止する。サブコレクタ領域１２へ
のＮ＋コレクタ・リーチ・スルー領域１８は、二
酸化シリコンをマスキング層として用いて、標準
のリソグラフイ、食刻並びに拡散若しくはイオン
注入の技術で、形成される。Ｎ＋領域１８は、典
型的には、燐若しくはヒ素のドーパントで形成さ
れる。
Ｐベース領域２０は、この時に、二酸化シリコ
ンのマスキングを用いて、標準のリソグラフイ、
食刻、並びに拡散若しくはイオン注入の技術によ
つて形成される。次に、マスキング層が除去され
る。典型的なドーパントは、ホウ素であり、１×
1018原子／cm2の表面濃度を有することになる。
典型的には熱成長された二酸化シリコン層２２
である第１の絶縁層が、シリコン基体の表面上に
形成される。好ましくは化学気相付着された窒化
シリコンである層２４が、第１の絶縁層上に形成
される。これらの絶縁層は、代わりに、熱的に成
長された二酸化シリコンの他に、二酸化シリコ
ン、窒化シリコン、酸化アルミニウム等のような
公知の絶縁物質の１つ若しくは組合せたものであ
つても良い。二酸化シリコン層２２は、約925℃
の温度で、酸素若しくは酸素と水蒸気の雰囲気中
において熱的に成長される。二酸化シリコンを成
長させる第２の方法は、大気圧若しくはそれ以下
の低圧の成長条件のもとで、約450℃におけるシ
ラン及び酸素の雰囲気、又は約800℃の温度にお
けるSiH2Cl2及び酸化２窒素の雰囲気を使用する
ような、化学気相付着プロセスの使用を含む。窒
化シリコンの付着は、通常、次のようなプロセス
を用いる化学気相付着により行なわれる。即ち、
このプロセスは、米国特許第4089992号により十
分に述べられているような、大気圧若しくはそれ
以下の低圧の条件のもとで、約800℃の温度にお
けるシラン、アンモニア及び窒素のキヤリヤ・ガ
スを用いるものである。
さて、例えば、約200℃乃至800℃の温度範囲に
おいて、水素雰囲気中でシランを用いることによ
り、ウエハ全体の上に、ポリシリコン層２６が付
着される。ポリシリコンの厚さは、約500乃至
1500nｍであり、1000nｍであるのが好ましい。
厚さがもし約2000nｍよりも大きいなら、複数レ
ベルで表面の平坦化を行う時に表面の平坦性につ
いて問題を生じる。厚さがもし約500nｍよりも
薄いなら、金属ラインを分離することが困難とな
り、また平坦性も影響を受けることになる。
ポリシリコンは、シリコン基体への電気接点は
何もなさない。なぜなら、それは、２つの絶縁層
２２及び２４の上に形成されているからである。
ポリシリコン層の表面に窒化シリコンのような
第２の絶縁層２７を形成するために、構造体は、
化学気相付着雰囲気中に置かれる。少なくともエ
ミツタ領域となるように指定されたところで窒化
シリコン層２７に開口を形成するために、標準の
リソグラフイ及び食刻の技術が、使用される。こ
の窒化シリコン層の代わりに、窒化シリコン／二
酸化シリコンの組合せも使用され得る。第２の絶
縁層の厚さは、典型的には、50乃至200nｍであ
る。構造体は、例えば次のような条件を典型的に
有する、ポリシリコンに対する反応性イオン若し
くはプラズマの食刻雰囲気中に置かれる。即ち、
1975年７月９日出願の米国特許出願通し番号第
594413号、1977年８月８日出願の米国特許出願通
し番号第822775号、並びに1978年11月13日出願の
米国特許出願通し番号第960322号に述べられてい
るような装置を用いて、10-6トールの圧力、0.16
ワツト／cm2の電力密度及び10c.c.／分の流量速度を
有するRF平行電極型構造体中で塩素とアルゴン
又は四塩化炭素とアルゴンの雰囲気を用いるもの
である。反応性イオン食刻プロセスは、誘電体層
２４に達するとき終了される。ポリシリコンの反
応性イオン食刻の食刻比は、次のようになる。即
ち、 ポリシリコン／SiO2（又はSi3N4）10／１ 埋設酸化物分離を有することが所望される領域
において、層２６，２７に開口を有することが好
ましい。このプロセスの大きな利点は、埋設酸化
物分離が装置領域に対して位置合せされ、そして
これにより、装置領域間の必要なスペースを減ら
し、また集積回路チツプの中の装置密度を増加さ
せることである。第１図乃至第４図の実施例は、
この代表例を示す。画成レジスト層（図示され
ず）が指定されたエミツタ形成領域及びシヨツト
キ・バリア・ダイオード、抵抗体等のような他の
全ての指定されたＮ導電型に形成する領域並びに
絶縁層２７を覆つて埋設酸化物分離を形成する領
域を露出するように、レジスト層が付着され、露
光され、そして現像される。埋設酸化物分離が所
望される領域において、窒化シリコン層２４及び
二酸化シリコン層２２は食刻される。反応性イオ
ン食刻を用いて、エピタキシヤル・シリコン層１
４は食刻される。必要条件は垂直な側壁であり、
これは、CF4＋H2又はSF6＋Cl2の雰囲気中で達
成され得る。
シリコンの食刻は、凹所２８を有している第２
図の構造体を形成するために、約0.3乃至1.0μの
深さ、好ましくは0.45μの深さまで行なわれる。
ベース領域２０はさて、誘電体物質で最終的には
充填されることになる凹所２８に好ましく隣接す
ることに、注意すべきである。
第２の絶縁層２７は、シリコンのプラズマ反応
性イオン食刻プロセスの後に、少なくとも50nｍ
残るのに十分な厚さを有しなければならない。
次のステツプは、側壁層３０及び埋設酸化物分
離領域３２を形成するために使用される。側壁層
３０として0.6乃至2.0μの厚さの二酸化シリコン
を達成し、そして埋設酸化物分離領域３２を形成
するために、約600乃至950℃の低温で操作する高
圧の酸化プロセスを用いることが好ましい。例え
ば、25気圧、800℃の雰囲気では、２時間後の二
酸化シリコンの厚さは、約1μである。このプロ
セスのさらに詳細は、Journal of
Electrochemical Soc.Oct.1979、P.1822における
Katz及びHowellsによる“Low Temperature、
High Pressure Steam Axidation of Silicon”
を参照のこと。
さて、標準のリソグラフイ及び食刻の技術を用
いて、エミツタ領域における窒化シリコン層２４
及び二酸化シリコン層２２が除去される。エミツ
タ３４は、スクリーン酸化物を通してイオン注入
されるか、又はベース領域２０へ直接拡散され
る。露出したシリコン表面は、もはや、その上に
二酸化シリコン層を形成するために酸化される。
残つているポリコン層２６及び窒化シリコン層２
７は、窒化シリコンに対しては熱い燐酸を、そし
てポリシリコンに対してはピロカテコールを各々
用いるような適当な食刻技術により除去され、そ
の結果、残されて立つている側壁層３０を生じ
る。
シヨツトキ・バリア・ダイオード（図示され
ず）のような他の適当な接点とともに、ベース接
点の領域が、通常の食刻技術により開けられる。
狭い寸法にされた誘電体の側壁領域３０のパター
ンの上に、金属の全面被覆膜４０が付着される。
好ましい金属層は、アルミニウム−銅の蒸着又は
スパツタリングにより形成される。狭い寸法の誘
電体領域３０の上に、全面的に金属層が付着さ
れ、そして狭い寸法の誘電体領域間の表面領域が
絶縁層で覆われていない表面領域において、単結
晶シリコン基体中の成分への電気接点が作られ
る。全面付着した金属層をフオトレジスト又はポ
リイミドのようなプラスチツク物質をマスクとし
て用いて食刻するために、構造体の表面が、例え
ば、金属層の上へのプラスチツク物質の全面的な
付着により、平らにされる。プラスチツク物質
は、フオトリソグラフイのレジスト又はポリイミ
ドを適用するプロセスについて通常行なわれてい
るような、スピン・オン技術を用い付着される。
典型的には、市販されている1.0乃至2.0μ程度の
フオトレジストが用いられ、3000乃至4000rpmの
回転速度で適用され、1.3乃至1.5μの厚さの普通
の被膜を得る。誘電体スタツドの上のプラスチツ
ク層の厚さは、典型的には1000乃至3000Åであ
る。
平らにされた構造体が、反応性イオン食刻雰囲
気に置かれる。酸素雰囲気中で全てのプラスチツ
ク層に対して食刻が行なわれ、3000乃至5000Åを
除去することになる。誘電体層３０の上で導電層
が露出されるが、しかし酸素の食刻によつては影
響されない。続いて、誘電体層３０の上の金属
が、通常の湿性化学食刻、プラズマ食刻、又は反
応性イオン食刻により、除去される。この食刻の
間、残されたプラスチツク層は、導電層のオフ・
スタツド即ちスタツドでない領域をマスクするよ
うに働く。代わりに、狭い寸法の誘電体領域３０
の最上部に達するまで、反応性イオン食刻は、一
様にプラスチツク及び金属の層を食刻する。残つ
ているプラスチツク物質は、例えば、酸素灰化法
又はその他の適当なプロセスによつて除去され
る。フオトレジストの灰化は、市販されている樽
型のプラズマ食刻装置を用いて、30乃至60分間、
300乃至400ワツトで操作される酸素雰囲気中で達
成される。
このプロセスの結果、第４図に示されたような
実質的に平らな構造体が得られる。この図では、
エミツタ接点４２、ベース接点４４、そしてコレ
クタ接点４６が各々示されている。分離領域上の
金属ライン４０は、相互接続配線として用いられ
る。
結果として得られる位置合せされた金属の構造
体は、エミツタの縁部から約3500Å以内にベース
接点の金属を設けている。これにより、装置の付
随的なベース抵抗を本質的に除去できる。ベース
抵抗の削減は、バイポーラ装置の性能を向上させ
るための主要な目標の１つである。この技術で達
成されたベース抵抗の削減は、付随的なベース抵
抗を削減するために、ドープド・ポリシリコン又
はポリシリコンの金属シリサイドを用いる、先行
技術の構造に比べて優れている。
このレイアウトにより、他のＮ＋領域、即ちコ
レクタの上の金属から分離され、そしてサブミク
ロンの金属と金属の間隔で間にあるＰベース領域
の上の金属から分離された、Ｎ＋エミツタ領域の
上の金属が形成され得る。
さて、表面安定化して所望の集積回路へ装置を
相互接続するために、第４図の構造体の上に、表
面安定化層及び相互接続配線層（図示されず）が
提供される。表面安定化物質は、典型的には、ス
パツタされた若しくはプラズマ処理された二酸化
シリコン、プラズマ処理された窒化シリコン、ポ
リイミド又はこれらの物質の組合せである。配線
物質は、典型的には、アルミニウム、アルミニウ
ムと銅等である。
さて、特に第５図乃至第７図を参照するに、
FET集積回路を形成するために位置合せされた
金属のプロセスを使用する場合が示されている。
このプロセスは、ＮチヤンネルのMOSFET集積
回路を形成するように示されている。しかしなが
ら、トランジスタの種々の成分及び関係する領域
の極性を単に逆にするだけで、Ｐチヤンネルの
FETが代わりに形成され得ることは、明らかで
ある。第５図は、高密度のFET集積回路構造体
を形成するために用いられることになるシリコン
基体の、ある小さな、しかし大きく拡大された部
分を示している。10乃至20Ω−cmの抵抗率を有す
るＰ型の単結晶シリコン基板４５は、プロセスに
対しての基本的な基板である。低ドープされたＰ
型エピタキシヤルを有するＰ＋基板もまた、使用
され得る。
FET装置についての位置となるように指定さ
れた単結晶シリコン領域を分離するために、Ｐ型
シリコン基板４５の表面領域においてチヤンネ
ル・ストツプ領域１６を有する埋設誘電体分離領
域３２を形成するためのプロセスが、第１図乃至
第４図の実施例に関して述べられた手順に従つて
行なわれる。同じ番号は、第１図乃至第４図の実
施例の同じ構造部分を示す。
第１図乃至第４図の実施例に関して述べられた
のと同じ手順に従つて、シリコン基体の主表面
に、第１の絶縁層５０、ポリシリコン層５２及び
窒化シリコン等の絶縁層５４が適用される。しか
しながら、層５２及び５４の付着前に、FETが
形成されることになつているところの表面導電性
を調整することが、好ましい。表面領域５５を形
成するために、例えば約70KeV、約１×1012原
子／cm2の注入量のホウ素イオン注入を用いること
により、FETのしきい電圧Vtは調整される。ま
た、チヤンネル・ストツプ領域１６も、この時に
イオン注入され得る。この特定の実施例において
は、第１の絶縁層５０が、好ましくは厚さ約20乃
至200nｍである、ゲート誘電体層の所望の厚さ
まで成長される。この層５０は、典型的には、
各々二酸化シリコン及び窒化シリコンである２つ
の部分５６及び５８から成つている。絶縁層５０
が二酸化シリコン及び窒化シリコン層の組合せか
ら成る場合には、これらの層の厚さは、例えば、
二酸化シリコンが10乃至20nｍであり、窒化シリ
コンが10乃至40nｍである。この場合、組合せ層
の一部分は、作られている集積回路FET装置に
ついてのゲート誘電体である。
FET集積回路のソース／ドレインのPN領域の
ような、PN接合領域となるように指定された表
面領域上の絶縁層５４において開口を形成するた
めに、フオトリソグラフイ及び食刻の技術が使用
される。構造体を反応性イオン食刻するために、
第１の実施例に関して述べられたような反応性イ
オン食刻雰囲気中に、構造体は置かれる。それ
で、結果として、実質的に水平な表面及び実質的
に垂直な表面が生じる。第５図に示されているよ
うに、反応性イオン食刻ステツプは、第１の絶縁
層５０の所で終わる。
第６図に示されているような狭い寸法の誘電体
領域６０が、側壁層３０を形成するために第１の
実施例において述べられたのと同じ手順に従つ
て、形成される。
ソース／ドレイン領域は、好ましくは、層５０
をスクリーン絶縁層として使用するイオン注入に
より形成されると良い。Ｎ＋ソース／ドレイン領
域６２は、Si3N4及びSiO2の層を通してのイオン
注入により形成される。代わりに、Si3N4が層５
４と同時に除去され、続いてイオン注入され得
る。注入エネルギーは、層５０の厚さに依存す
る。１×1018乃至１×1020原子／cm2の範囲の表面
濃度が所望される。
さて、窒化シリコン絶縁層５４が、適当な食刻
剤を用いて除去される。ソース／ドレイン領域６
２は、ゲート誘電体の保護として、第１の実施例
に関して述べられたようにポリイミドのようなプ
ラスチツク物質で保護される。それから、残つて
いるポリシリコン層５２が、反応性イオン食刻又
は化学食刻により除去される。ポリイミド層は、
酸素灰化法を用いて除去される。さて、第１図乃
至第４図の第１の実施例に関して述べられたよう
に、狭い寸法の領域６０により電気的に分離され
た部分を有する、シリコン基体上の導電層の形成
が行なわれる。ソース／ドレインの接点は６４で
あり、ゲート電極は６６である。第７図に示され
ているように、他の相互接続の金属ライン６８
が、分離領域３２の上に示されている。
第１図乃至第４図の実施例に関して述べられた
ように集積回路を形成するために、装置を表面安
定化して相互接続するための表面安定化層及び配
線のより高いレベル（図示せず）が、もはや表面
上に形成される。
さて、特に第８図乃至第１０図を参照するに、
FET集積回路を形成するために位置合せされた
金属のプロセスを使用する場合が示されている。
このプロセスは、ＮチヤンネルのMOSFET集積
回路を形成するように示されている。しかしなが
ら、トランジスタの種々の成分及び関連する領域
の極性を単に反転するだけで、Ｐチヤンネルの
FETが代わりに形成され得ることは、明らかで
ある。この方法は、埋設酸化物分離を形成するた
めの手順を除いて、第１の実施例のものと類似す
る。同じ番号は、同じ構造部分を示す。
第１の絶縁層５０、ポリシリコン層５２乃び窒
化シリコンの絶縁層５４が、第５図乃至第７図の
場合に関して述べられたのと同じ手順に従つて、
シリコン基体の主表面に適用される。また、層５
０は、複合層５６及び５８であり得る。しきい値
調整層５５及びチヤンネル・ストツプ領域１６
は、第５図乃至第７図の場合におけるように、形
成される。集積回路の分離領域となるように指定
された表面領域の上における窒化シリコン層５４
に開口を形成するために、フオトリソグラフイ及
び食刻の技術が使用される。FET装置の領域は、
層５４で覆われたままになつている。
構造体を反応性イオン食刻するために、第１の
実施例に関して述べられたように、構造体は、反
応性イオン食刻の雰囲気中に置かれる。それで、
結果として、実質的に水平な表面及び実質的に垂
直な表面が得られる。反応性イオン食刻のステツ
プは、第８図に示されているように、基板４５の
所で終了する。種々の層、即ちポリシリコン５
２、窒化シリコン５８及び二酸化シリコン５６が
当分野で公知のように処理されるように、反応性
イオン食刻雰囲気は、変えなければならなくな
る。第９図に示されているように、側壁層６９を
形成するために、第８図の層５２の側壁は、ほぼ
700℃、25気圧の高圧酸化により、熱的に酸化さ
れる。さて、分離領域の所望の深さまで反応性イ
オン食刻により基板を食刻することが、第１図乃
至第４図の実施例におけるように、行なわれる。
ソース／ドレインのPN接合領域を有するよう
に指定された領域から層５４を除去するために、
フオトリソグラフイ及び食刻の技術が用いられ
る。残つている層５４をマスクとして用いて層５
２を除去するために、反応性イオン食刻が用いら
れる。
次のステツプで、側壁層７０及び埋設酸化物分
離領域７２が形成される。これらの層７０及び領
域７２を形成するのに、第１図乃至第４図の実施
例において側壁層３０及び埋設酸化物分離領域３
２を形成することに関して述べられたプロセスを
用いると良い。
残つている層５４及び５２が、もはや、通常の
食刻技術により除去され、その結果残されて立つ
ている側壁層６９及び７０を生じる。ソース／ド
レインの領域７４、、ソース／ドレインの接点７
６、ゲート電極７８及び金属ライン８０を有する
第１０図の構造体を形成するために、第５図乃至
第７図の場合におけるようなプロセスが、続く。
第１図乃至第４図の実施例において述べられた
ように集積回路を形成するために、装置を表面安
定化して相互接続する、表面安定化層及びより高
いレベルの配線層（図示されず）が、もはや表面
の上に形成される。
本発明の技術は、Ｎチヤンネルの装置及びＰチ
ヤンネルの装置に別々に適用され得るので、これ
ら２つを組合せたり、幾つかの付加ステツプによ
り、コンプリメンタリのMOSFETセルフ・アラ
イン配線技術を開発し得ることは、当業者にとつ
て明らかである。
〔参照関連米国特許出願〕
(1) 1981年12月30日出願の米国特許出願通し番号
第335953号 (2) 1981年12月30日出願の米国特許出願通し番号
第335891号 (3) 1981年12月30日出願の米国特許出願通し番号
第335892号 (4) 1981年12月30日出願の米国特許出願通し番号
第335893号
【図面の簡単な説明】
第１図乃至第４図は、本発明の１実施例により
バイポーラ装置を形成するための製造方法を概略
的に示す。第５図乃至第７図は、MOSFET集積
回路を形成する場合を示す。第８図乃至第１０図
は、MOSFET集積回路を製造する場合を示す。 １０……基板、２６……ポリシリコン層、３０
……側壁層、４２，４４，４６……接点電極。

Claims (1)

    【特許請求の範囲】
  1. １ 表面にベース領域を有する半導体基板を準備
    し、埋設分離形成領域と前記ベース領域における
    エミツタ形成領域とに実質的に垂直な側壁よりな
    る開口を有し、上面に耐酸化絶縁層が設けられた
    ポリシリコン被膜を前記基板上に耐酸化絶縁層を
    介して形成し、前記ポリシリコン被膜をマスクと
    して前記埋設分離形成領域に凹所を形成し、酸化
    により前記凹所に絶縁層を形成して素子間並びに
    前記ベース領域及びコレクタ・リーチ・スルー領
    域間を分離する埋設酸化物分離領域を形成すると
    ともに前記側壁に所定の厚さの絶縁層よりなる狭
    い側壁層を形成し、前記開口を通して不純物を導
    入してエミツタ領域を形成し、前記狭い側壁層を
    前記基板上に残して前記ポリシリコン被膜を除去
    し、前記エミツタ領域、前記ベース領域及び前記
    コレクタ・リーチ・スルー領域に接触し且つ前記
    狭い側壁層により分離された導電層を前記基板上
    に形成することを含む半導体装置の製造方法。
JP57183015A 1981-12-30 1982-10-20 半導体装置の製造方法 Granted JPS58118113A (ja)

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US335894 1989-04-10

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