JPH0257734B2 - - Google Patents
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- JPH0257734B2 JPH0257734B2 JP59175390A JP17539084A JPH0257734B2 JP H0257734 B2 JPH0257734 B2 JP H0257734B2 JP 59175390 A JP59175390 A JP 59175390A JP 17539084 A JP17539084 A JP 17539084A JP H0257734 B2 JPH0257734 B2 JP H0257734B2
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- Japan
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- node
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- circuit
- pull
- output terminal
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-
- C—CHEMISTRY; METALLURGY
- C07—ORGANIC CHEMISTRY
- C07D—HETEROCYCLIC COMPOUNDS
- C07D311/00—Heterocyclic compounds containing six-membered rings having one oxygen atom as the only hetero atom, condensed with other rings
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/354—Astable circuits
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/011—Modifications of generator to compensate for variations in physical values, e.g. voltage, temperature
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
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- Electromagnetism (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Semiconductor Integrated Circuits (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体記憶装置などに用いられる基
板バイアス発生器の発振回路に関する。
板バイアス発生器の発振回路に関する。
半導体記憶装置などではチツプ（半導体基板）
の電位を負に保持することが行なわれており、そ
して該電位を外部から供給すると端子ピンが１箇
増加するので、チツプ内で発生するようにしてお
り、該負電位を発生するものが基板バイアス発生
器である。基板バイアス発生器には一般に第１図
に示す如きチヤージポンプ回路が用いられる。コ
ンデンサＣ、ドレイン・ゲートを短絡されてダイ
オードとして動作するMOSトランジスタQ1，Q2
が該基板バイアス発生器１０を構成する。この発
生器１０は入力端が発振器２０の出力端６に接続
され、出力端７が基板に接続される。動作は、ノ
ード６がＨ（ハイ）レベルならＣ，Q2，VSSの経
路で電流が流れてコンデンサＣは６側が正に充電
され、次にノード６がＬ（ロー）レベルになると
７，Q1，Ｃの経路で電流が流れ、ノード６のＨ、
Ｌに応じて上記動作が繰り返され、基板から電流
（チヤージ）が抽出されて該基板は負になる、と
いうものである。
の電位を負に保持することが行なわれており、そ
して該電位を外部から供給すると端子ピンが１箇
増加するので、チツプ内で発生するようにしてお
り、該負電位を発生するものが基板バイアス発生
器である。基板バイアス発生器には一般に第１図
に示す如きチヤージポンプ回路が用いられる。コ
ンデンサＣ、ドレイン・ゲートを短絡されてダイ
オードとして動作するMOSトランジスタQ1，Q2
が該基板バイアス発生器１０を構成する。この発
生器１０は入力端が発振器２０の出力端６に接続
され、出力端７が基板に接続される。動作は、ノ
ード６がＨ（ハイ）レベルならＣ，Q2，VSSの経
路で電流が流れてコンデンサＣは６側が正に充電
され、次にノード６がＬ（ロー）レベルになると
７，Q1，Ｃの経路で電流が流れ、ノード６のＨ、
Ｌに応じて上記動作が繰り返され、基板から電流
（チヤージ）が抽出されて該基板は負になる、と
いうものである。
ノード６の電位をＨ、Ｌにする発振器２０は、
奇数個のCMOSインバータなどで構成される。
１２，１４，１６，１８，２２は該CMOSイン
バータで、ＰチヤネルMOSトランジスタQp、Ｎ
チヤネルMOSトランジスタQnを電源VCC，VSS間
に直列に接続してなる。２４は遅延（時定数）回
の抵抗素子、２６は同容量素子で、抵抗素子２４
は図示のようにゲートがVCCへ接続されたＮチヤ
ネルMOSトランジスタと、ゲートがVSSへ接続さ
れたＰチヤネルMOSトランジスタを並列に接続
してなる。また容量素子２６はＰチヤネルMOS
キヤパシタとＮチヤネルMOSキヤパシタを並列
に接続してなる。
奇数個のCMOSインバータなどで構成される。
１２，１４，１６，１８，２２は該CMOSイン
バータで、ＰチヤネルMOSトランジスタQp、Ｎ
チヤネルMOSトランジスタQnを電源VCC，VSS間
に直列に接続してなる。２４は遅延（時定数）回
の抵抗素子、２６は同容量素子で、抵抗素子２４
は図示のようにゲートがVCCへ接続されたＮチヤ
ネルMOSトランジスタと、ゲートがVSSへ接続さ
れたＰチヤネルMOSトランジスタを並列に接続
してなる。また容量素子２６はＰチヤネルMOS
キヤパシタとＮチヤネルMOSキヤパシタを並列
に接続してなる。
動作は、例えばノード６がＨなら、インバータ
１２で反転されてノード１はＬ、同様にしてノー
ド２はＨ、時定数回路２４，２６による遅延を受
けたのちノード４はＬ、ノード５はＨとなる。従
つてノード６はＬとなり、これは上記と矛盾して
いるから各ノードは逐次反転されることになり、
以下これが繰り返される。つまり発振が行なわれ
る。
１２で反転されてノード１はＬ、同様にしてノー
ド２はＨ、時定数回路２４，２６による遅延を受
けたのちノード４はＬ、ノード５はＨとなる。従
つてノード６はＬとなり、これは上記と矛盾して
いるから各ノードは逐次反転されることになり、
以下これが繰り返される。つまり発振が行なわれ
る。
発振回路２０の発振周波数は遅延回路２４，２
６の時定数により定まり、基板バイアス発生に適
当な周波数にするには該時定数をかなり大きくし
なければならない。しかし、この時定数が大きい
と、ノード４，５，６，１，２間の遅延は微小な
ので、例えばノード２がＬになつてノード３が
徐々にＬになり、これがインバータ１６によりＬ
判定されて該インバータ１６の出がＨになると、
この変化は直ちに一循してノード２をＨにしてし
まう。従つてノード３のＬ変化はVSSまで行くこ
となく停止してしまい、今度はＨに変化し始め
る。このＨへの変化も、インバータ１６により判
定されるとそれが直ちにノード２へ伝わつて該ノ
ード２をＬへ持ち上げてしまい、これによりノー
ド３のＨ変化はVCCへ行くことなく停止してしま
う。以下これが繰り返され、結局ノード３はイン
バータのＨ、Ｌ判定点（閾値で、一般にはVCC／
２）を僅かに上、下するだけになる。これでは、
キヤパシタ２６が充分充放電されず、従つて充分
な遅延がとれず、非常に大きな時定数の遅延回路
を用いないと所望の発振周波数が得られない。
６の時定数により定まり、基板バイアス発生に適
当な周波数にするには該時定数をかなり大きくし
なければならない。しかし、この時定数が大きい
と、ノード４，５，６，１，２間の遅延は微小な
ので、例えばノード２がＬになつてノード３が
徐々にＬになり、これがインバータ１６によりＬ
判定されて該インバータ１６の出がＨになると、
この変化は直ちに一循してノード２をＨにしてし
まう。従つてノード３のＬ変化はVSSまで行くこ
となく停止してしまい、今度はＨに変化し始め
る。このＨへの変化も、インバータ１６により判
定されるとそれが直ちにノード２へ伝わつて該ノ
ード２をＬへ持ち上げてしまい、これによりノー
ド３のＨ変化はVCCへ行くことなく停止してしま
う。以下これが繰り返され、結局ノード３はイン
バータのＨ、Ｌ判定点（閾値で、一般にはVCC／
２）を僅かに上、下するだけになる。これでは、
キヤパシタ２６が充分充放電されず、従つて充分
な遅延がとれず、非常に大きな時定数の遅延回路
を用いないと所望の発振周波数が得られない。
本発明はかゝる点を改善し、キヤパシタの充放
電を充分行なわせて遅延を充分とれるようにしよ
うとするものである。
電を充分行なわせて遅延を充分とれるようにしよ
うとするものである。
本発明の発振回路は、ループ状に縦続接続され
た奇数段のインバータと、前記インバータの段間
に挿入された遅延回路と、該遅延回路の出力端の
電位がその次段インバータの高レベル判定点を越
えたとき該出力端を一時的にプルアツプし、該出
力端の電位がその次段インバータの低レベル判定
点より下つたとき該出力端を一時的にプルダウン
する回路とを具備することを特徴とするものであ
るが、次に実施例を参照しながら構成、作用を説
明する。
た奇数段のインバータと、前記インバータの段間
に挿入された遅延回路と、該遅延回路の出力端の
電位がその次段インバータの高レベル判定点を越
えたとき該出力端を一時的にプルアツプし、該出
力端の電位がその次段インバータの低レベル判定
点より下つたとき該出力端を一時的にプルダウン
する回路とを具備することを特徴とするものであ
るが、次に実施例を参照しながら構成、作用を説
明する。
第１図は本発明の実施例を示し、従来回路と異
なる点は遅延回路２４，２６の出力端がプルアツ
プおよびプルダウン回路３０を接続した点であ
る。この回路３０は、電源VCCとノード３との間
に直列に接続された２個のＰチヤネルMOSトラ
ンジスタ３２，３４と、ノード３と電源VSSとの
間に接続された２個のＮチヤネルMOSトランジ
スタ３６，３８からなり、Ｐチヤネルトランジス
タ３２，３４のゲートはノード１，４に、Ｎチヤ
ネルトランジスタ３６，３８のゲートもノード
１，４に接続される。
なる点は遅延回路２４，２６の出力端がプルアツ
プおよびプルダウン回路３０を接続した点であ
る。この回路３０は、電源VCCとノード３との間
に直列に接続された２個のＰチヤネルMOSトラ
ンジスタ３２，３４と、ノード３と電源VSSとの
間に接続された２個のＮチヤネルMOSトランジ
スタ３６，３８からなり、Ｐチヤネルトランジス
タ３２，３４のゲートはノード１，４に、Ｎチヤ
ネルトランジスタ３６，３８のゲートもノード
１，４に接続される。
動作を説明すると、ノード３がインバータ１６
のＨ判定レベルへ上昇すると該インバータの出力
即ちノード４のレベルはＬになり、Ｐチヤネルト
ランジスタ３４をオンにする。上記のノード３が
Ｈレベルへ上昇中ということはノード２がＨレベ
ル、従つてノード１はＬレベルであるということ
であり、従つてＰチヤネルトランジスタ３２はオ
ンである。ノード１，４がＬならばＮチヤネルト
ランジスタ３６，３８はオフであり、従つてノー
ド３はVCCへ急速にプルアツプされる。ノード４
のＬレベルは直ちに伝達されてノード１をＨレベ
ルにし、トランジスタ３２をオフにするから、ノ
ード３のプルアツプはノード４のレベル変化がノ
ード５，６を通つて１へ伝えられるまでの僅かな
時間であるが、トランジスタ３２，３４のgmを
大にしておけばこの僅かな時間でノード３をVCC
近傍へプルアツプすることが可能である。
のＨ判定レベルへ上昇すると該インバータの出力
即ちノード４のレベルはＬになり、Ｐチヤネルト
ランジスタ３４をオンにする。上記のノード３が
Ｈレベルへ上昇中ということはノード２がＨレベ
ル、従つてノード１はＬレベルであるということ
であり、従つてＰチヤネルトランジスタ３２はオ
ンである。ノード１，４がＬならばＮチヤネルト
ランジスタ３６，３８はオフであり、従つてノー
ド３はVCCへ急速にプルアツプされる。ノード４
のＬレベルは直ちに伝達されてノード１をＨレベ
ルにし、トランジスタ３２をオフにするから、ノ
ード３のプルアツプはノード４のレベル変化がノ
ード５，６を通つて１へ伝えられるまでの僅かな
時間であるが、トランジスタ３２，３４のgmを
大にしておけばこの僅かな時間でノード３をVCC
近傍へプルアツプすることが可能である。
ノード３がインバータ３のＬ判定レベルへ下降
するとノード４はＨレベルになり、Ｎチヤネルト
ランジスタ３８がオンになる。そしてノード３が
Ｌレベルへ下降中ということはノード２がＬレベ
ル、ノード１はＨレベルであるからＮチヤネルト
ランジスタ３６はオンであり、従つてノード３は
VSSへプルダウンされる。このプルダウンはノー
ド４のＬ→Ｈ変化がノード１に伝わつて該ノード
がＨ→Ｌ変化すると停止するが、トランジスタ３
６，３８のgmを大にすればその僅かな時間にノ
ード３をVSSへ充分プルダウンすることができる。
するとノード４はＨレベルになり、Ｎチヤネルト
ランジスタ３８がオンになる。そしてノード３が
Ｌレベルへ下降中ということはノード２がＬレベ
ル、ノード１はＨレベルであるからＮチヤネルト
ランジスタ３６はオンであり、従つてノード３は
VSSへプルダウンされる。このプルダウンはノー
ド４のＬ→Ｈ変化がノード１に伝わつて該ノード
がＨ→Ｌ変化すると停止するが、トランジスタ３
６，３８のgmを大にすればその僅かな時間にノ
ード３をVSSへ充分プルダウンすることができる。
第２図はノード１〜４のレベル変化を示す。ノ
ード４がＨのとき、ノード１はＬ、ノード２はＨ
であるからノード３はレベル上昇中である。時点
ｔ１でノード４がＨ→Ｌ変化すると、プルアツプ
が行なわれ、ノード３はVCCへ持ち上げられる。
その後ノード４のＨ→Ｌ変化がノード１へ伝わつ
て該ノードはＨになり、プルアツプは中断、ノー
ド２はＬになつてノード３のレベルは下降を始め
る。時点ｔ２でノード４がＬ→Ｈ変化すると、ノ
ード３のプルダウン、ノード２はＨ、ノード３は
VCCへ向けて上昇となる。以下上記動作を繰り返
す。
ード４がＨのとき、ノード１はＬ、ノード２はＨ
であるからノード３はレベル上昇中である。時点
ｔ１でノード４がＨ→Ｌ変化すると、プルアツプ
が行なわれ、ノード３はVCCへ持ち上げられる。
その後ノード４のＨ→Ｌ変化がノード１へ伝わつ
て該ノードはＨになり、プルアツプは中断、ノー
ド２はＬになつてノード３のレベルは下降を始め
る。時点ｔ２でノード４がＬ→Ｈ変化すると、ノ
ード３のプルダウン、ノード２はＨ、ノード３は
VCCへ向けて上昇となる。以下上記動作を繰り返
す。
ノード３をプルアツプ、プルダウンするにはト
ランジスタ３４，３８があればよいが、これらの
トランジスタのみではノード３はプルアツプ又は
プルダウンされた状態にラツチされてしまい、発
振しない。トランジスタ３２，３６はこのラツチ
がかゝるのを阻止するもの、或いはプルアツプ、
プルダウンが行なわれる時間を決定するものであ
る。ノード４，５，６，１間に遅延回路を装入す
れば上記時間を長くすることができる。またプル
アツプ、プルダウン回路は一方のみ設けることも
考えられるが、両方設ければ遅延回路出力端を
VCC及びVSSへ充分振ることができ、有効である。
ランジスタ３４，３８があればよいが、これらの
トランジスタのみではノード３はプルアツプ又は
プルダウンされた状態にラツチされてしまい、発
振しない。トランジスタ３２，３６はこのラツチ
がかゝるのを阻止するもの、或いはプルアツプ、
プルダウンが行なわれる時間を決定するものであ
る。ノード４，５，６，１間に遅延回路を装入す
れば上記時間を長くすることができる。またプル
アツプ、プルダウン回路は一方のみ設けることも
考えられるが、両方設ければ遅延回路出力端を
VCC及びVSSへ充分振ることができ、有効である。
〔発明の効果〕
以上説明したように本発明によれば、遅延回路
の出力端に、レベル変化時に所定時間動作するプ
ルアツプ、プルダウン回路を設けたので、CR遅
延回路を充分に動作させることができ、遅延時間
を充分とれる、遅延回路のキヤパシタを小にし得
る、発振周波数が安定するなどの利点が得られ
る。
の出力端に、レベル変化時に所定時間動作するプ
ルアツプ、プルダウン回路を設けたので、CR遅
延回路を充分に動作させることができ、遅延時間
を充分とれる、遅延回路のキヤパシタを小にし得
る、発振周波数が安定するなどの利点が得られ
る。
第１図は本発明の実施例を示す回路図、第２図
は各部のレベル変化を示す波形図である。 図面で２４は抵抗素子、２６は容量素子、１
２，１４，１６，１８，２２は奇数個のインバー
タ、１０はチヤージポンプ回路、３０はプルアツ
プ、プルダウン回路である。
は各部のレベル変化を示す波形図である。 図面で２４は抵抗素子、２６は容量素子、１
２，１４，１６，１８，２２は奇数個のインバー
タ、１０はチヤージポンプ回路、３０はプルアツ
プ、プルダウン回路である。
Claims (1)
- 【特許請求の範囲】 １ ループ状に縦続接続された奇数段のインバー
タと、前記インバータの段間に挿入された遅延回
路と、 該遅延回路の出力端の電位がその次段インバー
タの高レベル判定点を越えたとき該出力端を一時
的にプルアツプし、該出力端の電位がその次段イ
ンバータの低レベル判定点より下つたとき該出力
端を一時的にプルダウンする回路とを具備するこ
とを特徴とする発振回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59175390A JPS6153759A (ja) | 1984-08-23 | 1984-08-23 | 発振回路 |
| DE8585305810T DE3576622D1 (de) | 1984-08-23 | 1985-08-15 | Oszillatorschaltung unter verwendung einer ein verzoegerungselement enthaltender inverterschleife. |
| EP85305810A EP0176214B1 (en) | 1984-08-23 | 1985-08-15 | Oscillator circuit using inverter loop with delay element |
| US06/766,308 US4617529A (en) | 1984-08-23 | 1985-08-16 | Ring oscillator with delay element and potential pulling circuit |
| KR1019850006043A KR890005227B1 (ko) | 1984-08-23 | 1985-08-22 | 지연 소자를 갖춘 인버터 루우프를 사용한 발진회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59175390A JPS6153759A (ja) | 1984-08-23 | 1984-08-23 | 発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6153759A JPS6153759A (ja) | 1986-03-17 |
| JPH0257734B2 true JPH0257734B2 (ja) | 1990-12-05 |
Family
ID=15995262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59175390A Granted JPS6153759A (ja) | 1984-08-23 | 1984-08-23 | 発振回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4617529A (ja) |
| EP (1) | EP0176214B1 (ja) |
| JP (1) | JPS6153759A (ja) |
| KR (1) | KR890005227B1 (ja) |
| DE (1) | DE3576622D1 (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4710653A (en) * | 1986-07-03 | 1987-12-01 | Grumman Aerospace Corporation | Edge detector circuit and oscillator using same |
| US4884041A (en) * | 1987-06-05 | 1989-11-28 | Hewlett-Packard Company | Fully integrated high-speed voltage controlled ring oscillator |
| JPH0666026B2 (ja) * | 1988-03-18 | 1994-08-24 | 富士写真フイルム株式会社 | ネガフィルムの装着異常検出方法 |
| US4978927A (en) * | 1989-11-08 | 1990-12-18 | International Business Machines Corporation | Programmable voltage controlled ring oscillator |
| FR2668668B1 (fr) * | 1990-10-30 | 1994-02-04 | Samsung Electronics Co Ltd | Generateur de tension de substrat pour un dispositif a semiconducteurs. |
| US5578954A (en) * | 1993-06-02 | 1996-11-26 | National Semiconductor Corporation | Self-timing four-phase clock generator |
| US5398001A (en) * | 1993-06-02 | 1995-03-14 | National Semiconductor Corporation | Self-timing four-phase clock generator |
| US5365204A (en) * | 1993-10-29 | 1994-11-15 | International Business Machines Corporation | CMOS voltage controlled ring oscillator |
| GB2289178B (en) * | 1993-11-09 | 1998-05-20 | Motorola Inc | Circuit and method for generating a delayed output signal |
| JP2663397B2 (ja) * | 1994-04-07 | 1997-10-15 | 高エネルギー加速器研究機構長 | 電圧制御発振回路及びこれを用いた信号検出器 |
| US5668488A (en) * | 1994-11-17 | 1997-09-16 | Advanced Micro Devices, Inc. | Input buffer for a high density programmable logic device |
| US5521556A (en) * | 1995-01-27 | 1996-05-28 | American Microsystems, Inc. | Frequency converter utilizing a feedback control loop |
| US5621360A (en) * | 1995-08-02 | 1997-04-15 | Intel Corporation | Voltage supply isolation buffer |
| JPH09297642A (ja) * | 1996-05-02 | 1997-11-18 | Fujitsu Ltd | インターフェイス回路 |
| US5793238A (en) * | 1996-11-01 | 1998-08-11 | Cypress Semiconductor Corp. | RC delay with feedback |
| JP2000049571A (ja) * | 1998-07-29 | 2000-02-18 | Nec Corp | 電圧制御発振器 |
| KR20000022571A (ko) * | 1998-09-22 | 2000-04-25 | 김영환 | 알씨 지연시간 안정화 회로 |
| US6753708B2 (en) * | 2002-06-13 | 2004-06-22 | Hewlett-Packard Development Company, L.P. | Driver circuit connected to pulse shaping circuitry and method of operating same |
| US6759880B2 (en) | 2002-06-13 | 2004-07-06 | Hewlett-Packard Development Company, L.P. | Driver circuit connected to a switched capacitor and method of operating same |
| KR100558600B1 (ko) * | 2005-02-02 | 2006-03-13 | 삼성전자주식회사 | 반도체 장치의 지연회로 |
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