JPH0427729B2

JPH0427729B2 -

Info

Publication number: JPH0427729B2
Application number: JP58188387A
Authority: JP
Inventors: Iwao Ayusawa; Himio Nakagawa
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-10-11
Filing date: 1983-10-11
Publication date: 1992-05-12
Also published as: JPS6080316A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、直流電圧により発振周波数が制御で
きる電圧制御形発振器に係り、特にIC化に好適
な電圧制御形発振器に関する。

〔発明の背景〕

従来の電圧制御形発振器の一例を第１図に示す
第１図はインバータを奇数個直列に接続し、最終
段のインバータの出力を初段の入力に帰還してな
る公知のリング発振回路を用いた例であり、図に
おいてはインバータ１，２，３を３個用いた例を
示す。インバータ１，２，３の各段の入力パルス
電圧波形４，５，６を第２図に同一番号を付して
示す。以下、第１図の発振器の原理的動作を説明
する。今、入力信号４が論理レベルの“０”レベ
ルから“１”レベルに向かつて上昇していくとす
る。入力信号４がａ時点で第２図に破線で示した
しきい値電圧を越えると、インバータ１の出力レ
ベルの極性が反転するので、次段のインバータ２
の入力５はａ時点から“１”レベルから“０”レ
ベルに向い、インバータ１の出力抵抗とコンデン
サ７との時定数で定まる曲線をえがいて下降す
る。なお第２図においては入力波形の過渡部を近
似的な直線を用いて示した。またインバータに公
知の相補形金属酸化半導体（CMOS）を用いれ
ば、一般に上記しきい値電圧は“１”レベルと
“０”レベルの中点電圧近傍の値となる。

以上のようにて入力信号５の電圧が下降しｂ時
点でしきい値を通過すると、今度はインバータ２
の出力レベルの極性が反転する。インバータ３の
入力端には、コンデンサ８と可変容量ダイオード
９が接続されている。可変容量ダイオード９はこ
れに印加する逆方向直流電圧によりその静電容量
値が変化する特性を有する。コンデンサ８は、直
流電力カツト用であり、一般に可変容量ダイオー
ド９の容量値に比べ十分大きな容量値のものが用
いられる。そこで第１図の構成で端子１０に直流
電圧を印加すれば、インバータ３の入力端に可変
容量が付いた形になる。ここで先に述べたように
してインバータ２の出力の極性が反転すると、入
力信号６はｂ時点からインバータ２の出力抵抗と
可変容量ダイオード９の容量値とで定まる時定数
の曲線をえがいて上昇する。入力信号６がｃ時点
でしきい値を越えると、今度はインバータ３の出
力の極性が反転し、インバータ１の入力信号４は
インバータ３の出力抵抗とコンデンサ１１とによ
り定まる曲線をえがいて下降する。ｃ時点以降は
上記説明と逆方向の入力レベル変動過渡部が、上
記説明と同様にしてｄ，ｅ，ｆの各時点で伝達さ
れていき、a′時点でａ時点と同一パルス位相状態
にもどる。a′時点以降は上記ａからa′時点までの
動作がくり返され、第１図の回路が発振する。上
記説明した各時点間の時間差を第２図に示すよう
にt₁〜t₆とすれば、発振周期ＴはＴ＝t₁＋t₂＋t₃＋t₄＋t₅＋t₆ となる。

ここで端子１０に印加する直流電圧を変化して
可変容量ダイオード９の容量値を変えると、上記
したt₂およびt₅の時間が変化するので発振周期Ｔ
が変化する。すなわち端子１０に印加する直流電
圧により発振周波数が制御できる。なお一般には
コンデンサ７，１１としてはインバータ入力部に
寄生する浮遊容量を用いることが多い。

ところで、以上説明した従来の電圧制御形発振
器を集積回路（IC）化する場合大容量のコンデ
ンサ８あるいは可変容量ダイオード９をインバー
タ１〜３と同一のICチツプ上に形成することは
極めて困難であり、したがつてICとは別部品と
して追加する必要があり、ICの入出力端子数の
増加および部品点数の増加をまねいていた。

そこで、発振周波数を変化させる素子を同一
ICチツプ内に集積することの可能な電圧制御形
発振器として、CMOSインバータを奇数個直列
に接続してリング発振回路を構成し、これを構成
するインバータの内、少なくとも１個のインバー
タにおいて、このインバータを介して次段のイン
バータ入力端子に電圧を供給する径路に新たに
MOSトランジスタを直列に挿入し、この挿入し
たMOSトランジスタのゲート端子に印加する直
流電圧によりその導通抵抗を制御して、上記イン
バータ部におけるパルス遅延時間を可変できるよ
うに構成したものが提案されている。

このような従来装置の一例を第３図より説明す
る。以下の図において、第１図と同一の機能を有
するものには第１図と同一番号を付す。第３図に
おいて、第１図で論理記号で示したインバータ２
を、説明を容易にするためMOSトランジスタ回
路で示す。CMOS技術で公知のように、インバ
ータはＰチヤンネルのMOSトランジスタ
（PMOS）１２と、ＮチヤンネルのMOSトランジ
スタ（NMOS）１３とを図示の如く接続して構
成される。PMOS１２とNMOS１３とのゲート
端子Ｇが共通に接続されインバータの入力端子と
なる。NMOS１３の一端子は第１の電源電圧V_SS
（第３図ではアース）に接続され、PMOS１２の
一端子は第１の電源電圧よりも高い電圧値の第２
の電源電圧V_DDに接続され、NMOS１３，PMOS
１２それぞれ他の一端子が共通に接続されてイン
バータの出力端子となる。

ここで、第３図の従来例においては、インバー
タ２の出力とインバータ３の入力間にPMOS１
４，NMOS１５を挿入している。CMOS回路で
公知のようにインバータ２のPMOS１２，
NMOS１３は入力５の電圧レベルによりいずれ
か一方が導通（低抵抗）状態、他方が開放（高抵
抗）状態になる。PMOS１２が導電状態
（NMOS１３は開放状態）の時、V_DDからPMOS
１２，PMOS１４とNMOS１５の並列回路を介
してインバータ２の入力端に付加されたコンデン
サ１６に電流が流れ、コンデンサ１６が充電され
る。またNMOS１３が導通状態（PMOS１２は
開放状態）の時、コンデンサ１６から、PMOS
１４とNMOS１５の並列回路、NMOS１３を介
してV_SS（第３図ではアース）に電流が流れ、コン
デンサ１６が放電する。衆知のようにMOSトラ
ンジスタ１４，１５の導通抵抗値は、そのゲート
端子Ｇに印加する直流電圧値に依存し、PMOS
１４ではゲート電圧が高いほど、またNMOS１
５ではゲート電圧が低いほどその導通抵抗値が増
大する特性を有する。したがつて、PMOS１４，
NMOS１５のそれぞれのゲート端子Ｇを制御電
圧入力端子とし、これに印加する直流電圧値をそ
れぞれ適当に変化させることにより第２図のt₂，
t₅の時間を制御でき、第１図の従来例と同様な発
振周波数の制御が可能である。

ところで、第３図の従来例においては、コンデ
ンサ１６としては、コンデンサ７，１１と同様に
インバータの入力端子に寄生する浮遊容量、ある
いはCMOSのICチツプ上に生成することも容易
な小容量のコンデンサを用いることができるの
で、第３図の電圧制御形発振器はすべて同一IC
チツプ上に集積することが可能である。

第４図に、他の従来例を示す。図において、
PMOS１２，NMOS１３は第２図のインバータ
２と等価な動作をする。ここでPMOS１２が導
通状態の時には、V_DDから、PMOS１２，PMOS
１４を介してコンデンサ１６に電流が流れる。ま
たNMOS１３が導通状態の時には、コンデンサ
１６から、NMOS１５，NMOS１３を介してア
ースに向けて電流が流れる。第３図と同様に
PMOS１４，NMOS１５のゲート端子Ｇにそれ
ぞれ制御電圧を印加することにより、第４図の構
成で電圧制御形発振器が実現できる。また第４図
の電圧制御形発振器も第３図の説明から明らかな
ように同一ICチツプ上にすべて集積可能である。

第５図に、更に他の従来例を示す。第５図の従
来例は、コンデンサ１６の充電経路、放電経路の
うち一方にのみ導通抵抗値が制御されるMOSト
ランジスタを挿入した一例であり、図示の構成は
放電経路にNMOS１５を挿入している。第５図
の各部におけるパルス波形を第６図に示す。

第５図の従来例においては、NMOS１５のゲ
ート端子Ｇに印加する直流電圧により、インバー
タ３の入力信号６の電圧が“１”レベルから
“０”レベルに変わる部分の時定数のみが変化す
るので、第６図にt₅で示した時間のみを可変する
ことで周波数制御が実現される。

先に説明した第３図，第４図の従来例において
は、周波数制御のための直流電圧がPMOS１４
用とNMOS１５用の２系統必要であるが、第５
図の従来例においてはNMOS１５用の１つの制
御電圧で周波数制御ができる。

なお、一般に第３図，第４図，第５図の
CMOSインバータ１，２あるいは３は、入力パ
ルスが“０”レベルから“１”レベルに変わる部
分での入力パルス、出力パルス間の遅延時間と、
入力パルスが“１”レベルから“０”レベルに変
わる部分での上記遅延時間とがほぼ同一となるよ
うに設計される。すなわちインバータ１において
はt₁とt₄、インバータ３においてはt₃とt₆がほぼ
同一時間となる。したがつて第３図，第４図の従
来例においては、PMOS１４とNMOS１５のゲ
ート端子Ｇの印加電圧を、第２図のt₂とt₅が同一
になるようそれぞれ設定すれば、周波数を変えて
も発振器から得られる発振パルスの半サイクル毎
の時間をほぼ同一に保つことができる。すなわち
次式の関係を保つて周波数の制御が原理的には可
能である。

t₁＋t₂＋t₃≒t₄＋t₅＋t₆≒Ｔ／２ ……(2) ところが、第５図の従来例においては、第６図
のt₅のみが変化して周波数が変わるろで、発振器
の発振パルス波形は半サイクル毎に時間が変わつ
てしまう。

以上説明したように、第３図，第４図の従来例
では、両者とも、PMOS１４とNMOS１５との
２種の相異なる導電形のMOSトランジスタを導
通抵抗制御素子として用いている。このため、
PMOS１４の制御用とNMOS１５の制御用とに、
電圧値だけでなく周波数制御時の電圧値増減方向
も異なる２系統の制御用直流電圧が必要となる。

ここで、第３図あるいは第４図の構成で、出力
４にパルスデユーテイほぼ50％の出力を得るため
には、PMOS１４とNMOS１５の導通抵抗値を
ほぼ同一とする必要がある。よつて、発振周波数
可変時に常にパルスデユーテイをほぼ一定に保つ
ためには、PMOS１４とNMOS１５との導通抵
抗値可変特性をほぼ同一にそろえなければならな
い。このため、PMOS１４とNMOS１５の素子
サイズの選定あるいは前記２系統の制御用電圧を
生成する回路の設計に極めてデリケートな配慮が
必要であり、またIC化時に上記した導通抵抗値
可変特性のバランスがくずれやすく、所望の特性
が得られにくい等の実現上の問題があつた。

また、第５図の従来例では一種類の導電形の
MOSトランジスタのみを導通抵抗制御素子とし
て用いるので、上記第３、第４図の従来例のよう
なバランスをとつた設計の必要はないが、パルス
デユーテイほぼ50％の出力を保つたままでの周波
数可変が不能である。

〔発明の目的〕

本発明の目的は、発振周波数を変化させる素子
を同一ICチツプ内に集積することが可能であつ
て、かつ発振周波数の可変時にもパルスデユーテ
イをほぼ50％に保つた発振出力が容易に得られる
ような電圧制御形発振装置を提供することにあ
る。

〔発明の概要〕

本発明の要点は、CMOSインバータを奇数個
直列に接続してリング発振回路を構成し、これを
構成するインバータの内、２個あるいはこれ以上
の偶数個のインバータにおいて、そのインバータ
を介して次段のインバータ入力端子を充電する径
路にのみ新たにMOSトランジスタを直列に挿入
する、あるいは上記偶数個のインバータにおいて
そのインバータを介して次段のインバータ入力端
子を放電する径路にのみ新たにMOSトランジス
タを直列に挿入する、のいずれか一方の構成とし
たことにより、単一の直流電圧での上記挿入した
MOSトランジスタの導通抵抗値の制御すなわち
発振周波数の制御を可能とし、かつ該導通抵抗値
制御を上記偶数個のインバータ部で実行すること
で出力パルスデユーテイがほぼ50％に保持できる
ようにしたことである。

〔発明の実施例〕

第７図には、１つの周波数制御用電圧での制御
も可能で、かつ発振パルスの半サイクル毎の時間
を同一に保つことが可能な実施例を示す。

第７図においては、第５図のインバータ１に代
えてPMOS１２，NMOS１３，１５で構成した
回路と同一の構成であるPMOS１２′，NMOS１
３′，１５′の回路を用いている。この実施例で
は、コンデンサ１６の放電時定数の制御と同様に
コンデンサ７の放電時定数も制御される。第８図
に第７図の各部パルス波形を示す。第７図で
PMOS１２′，NMOS１３′，１５′に、それぞれ
PMOS１２，NMOS１３，１５と同一の電気特
性を持つMOSトランジスタを用い、コンデンサ
７とコンデンサ１６との容量が同一となるように
設計することは現状のCMOS技術で実現可能で
ある。このようにすれば第８図のt₂とt₄はほぼ同
一となる。またNMOS１５と１５′のゲート端子
Ｇを共通に接続して制御電圧入力端子１０とし、
これに印加する直流電圧を変化させて発振周波数
を変えても、第８図のt₁とt₅がほぼ同一になるの
で、前述の(2)式の関係が保たれる。したがつて、
インバータ３の出力から発振器出力を取れば、発
振周波数によらず半サイクル毎の時間がどの半サ
イクルによらずほぼ一定（すなわち）パルスデユ
ーテイがほぼ50％）の発振出力パルスが得られ
る。

ただし、第７図において、入力パルス５の第８
図ａ時点からの立下りの傾きと、入力パルス４の
ｃ時点からの立下りの傾きが周波数の制御にとも
なつて大幅に異なつてくると、t₂とt₄も異なつて
しまうことが考えられる。

すなわち、入力パルス５の立下りの傾きが極度
にゆるやかになつた場合、パルス６を出力するイ
ンバータのゲインが不足し、パルス６のｂ時点か
らの立上りの傾きが急激にゆるやかになつてしま
う。一方パルス５の立上りはインバータ３がバツ
フアアンプの働きをするので傾きの変化はすくな
い。

この結果、パルス５とパルス６との波形対称性
がくずれ、特にパルス６が最高電位に達する以前
にｅ時点が到来してしまうとt₁とt₅のアンバラン
スが発生してパルス４のデユーテイ安定化性能が
劣化する。

これを防止するためには、パルス５の出力部に
バツフアアンプとしてインバータを挿入すれば良
い。例えば第７図の例では、導通抵抗制御素子と
してNMOSのみを用いた例を示したが、NMOS
の代わりにPMOSのみを用い、コンデンサの充
電経路の時定数のみを変化させるような構成の電
圧制御形発振器も実現可能であることは、第４
図，第５図，第７図の説明から明らかである。

さらに、コンデンサの充電経路あるいは放電経
路のいずれか一方のみの導通抵抗を制御してなる
電圧制御形発振器においては、第７図の実施例の
ように導通抵抗の制御機能を付加したインバータ
を２個以上の偶数個用いれば、第７図で説明した
ように１つの直流電圧で発振周波数の制御が可能
で、かつ発振器出力として発振周波数によらずほ
ぼ50％デユーテイを持つパルスが得られるような
電圧制御形発振器が容易に構成できる。上記導通
抵抗の制御機能を付加したインバータを２個用い
た場合は第７図で説明したが、これを２個より大
きな偶数個用いても同様な効果が得られることを
以下に説明する。

第９図は３以上の任意の奇数個のインバータを
用いてリング発振回路を構成し、このうち２個の
インバータに上記一方向の導通抵抗制御機能を付
加した場合を示す。導通抵抗制御インバータを以
降の図においては論理記号に矢印を付して示す。

第９図で示すように、合計のインバータ数が奇
数であることから、２個の矢印付インバータの入
力〜出力間の一方は０を含む偶数個、他方は奇数
個の通常の（矢印なし）インバータで接続され
る。この時第７図の実施例の説明から明らかなよ
うに、奇数個の通常のインバータで結ばれている
矢印付インバータの出力〜入力間のいずれかの部
分から直接あるいは通常のインバータを介してパ
ルスデユーテイ50％の発振器出力が取出せる。

次に、第９図に更に２組の導通抵抗制御インバ
ータを追加した場合を考える。第９図の通常のイ
ンバータの内の任意の２個を矢印付として、これ
を並びかえると第１０図ａ、あるいはｂのいずれ
かになる。なお以降の図では通常のインバータ部
分は論理記号を省略して破線で示し、そのインバ
ータ数のみの０を含む偶数あるいは奇数であるこ
とを「偶」あるいは「奇」で示した。

第１０図ａ，ｂから、矢印付インバータ４個使
用の時、矢印付インバータの入出力が奇数個の通
常インバータで接続される経路であり、かつこの
経路でリング発振回路のループを切断した時、入
出力間が偶数個のインバータ（矢印付含む）で接
続された２個ずつの矢印付インバータの組で回路
が構成されるような経路が必ず存在することがわ
かる。第１０図ａ，ｂで〇印を付した「奇」で示
す経路がそれである。

上記経路の矢印付インバータの入出力間のいず
れかの部分から先述の如くして発振器出力を取出
せば、上記２個ずつ組合された矢印付インバータ
の１組で可変される２つのインバータ遅延時間が
発振器出力の半サイクル毎に振分けられるので、
パルスデユーテイ50％の出力を得ることが可能と
なる。また第１０図ａでは〇印を付した「偶」の
部分からも同様な発振器出力が得られる。

以下、２以上の任意の偶数個の矢印付インバー
タを用いて上記効果が得られることを説明する。

第１１図は３以上の任意の奇数のインバータを
用いたリング発振回路を示す。インバータ総数が
奇数個であるので、このインバータのうち偶数個
に矢印付インバータを用いた場合、矢印付インバ
ータの入出力間が偶数個の通常インバータで結ば
れる部分が必ず存在する。この部分を第１１図に
アンダーラインを付けた「偶」で示す。

上記「偶」で結ばれた矢印付インバータＡ，Ｂ
のもう一方の入出力間すなわちＢの出力〜Ａの入
力間は奇数個のインバータで結合される。

次にＡ，Ｂと通常インバータのみで接続される
２個の矢印付インバータＣ，Ｄを追加して考える
Ｃの出力〜Ｄの入力間が偶数個のインバータで結
ばれていれば、Ｄの出力〜Ｃの入力間で発振器出
力をとればＡ，Ｂ，Ｃ，Ｄのインバータ遅延時間
が半サイイクル毎に同数ずつ振分けられる。この
ようにして矢印付インバータを２個ずつ追加して
いつた時、新たに追加した矢印付インバータ入出
力間の偶数個のインバータ（矢印付含む）で接続
された部分に、これ以前の矢印付インバータがす
べて含まれるようになつていれば、最終に追加し
て考えた矢印付インバータの入出力間の奇数個の
通常インバータで接続された部分からパルスデユ
ーテイ50％の発振器出力が得られる。

〔発明の効果〕

本発明によれば、電圧制御形発振器がMOSト
ランジスタのみあるいはMOSトランジスタと小
容量のコンデンサのみで構成できるので、発振器
をすべて１チツプのIC上に集積することが可能
になり、回路部品の低減に効果がある。

【図面の簡単な説明】

第１図，第３図，第４図および第５図は従来の
電圧制御形発振器を示す構成図、第２図および第
６図は第１図および第５図に示す構成図の主要部
の各部波形図、第７図は本発明の一実施例を示す
構成図、第８図は第７図の構成図の各部波形図、
第９図，第１０図，第１１図はそれぞれ本発明の
効果を説明するための簡略化した構成図である。１２，１２′，１４，１４′…Ｐチヤンネル
MOSトランジスタ、１３，１３′，１５，１５′
…ＮチヤンネルMOSトランジスタ。

Claims

【特許請求の範囲】１ＰチヤンネルMOSトランジスタとＮチヤン
ネルMOSトランジスタのゲート端子を共通に接
続して入力端子とし、上記ＰチヤンネルMOSト
ランジスタの一端子を第１の電源に接続し他の端
子を出力端子とし、また上記ＮチヤンネルMOS
トランジスタの一端子を第２の電源に接続し他の
端子を出力端子とする論理ゲートが、奇数個、直
列リング状に接続された構成を有する電圧制御形
発振装置は次のものを備えて構成される。ａ第１の論理ゲート装置内に２個以上の偶数個が備えられる。個々の論理ゲートは、上記ＰチヤンネルMOSトランジスタを介し
第１の電源と次段の論理ゲートの入力端子とが
接続される第１の導電路と、上記ＮチヤンネルMOSトランジスタを介し
第２の電源と次段の論理ゲートの入力端子とが
接続される第２の導電路と、そのゲート端子に印加される電圧により導電
抵抗が変化される２端子を有するMOSトラン
ジスタと、を有する。上記MOSトランジスタの上記２端子は、上
記第１の導電路と上記第２の導電路とのいずれ
か決まつた一方の導電路に直列に接続される。上記MOSトランジスタのゲート端子は、２
個以上の偶数個の論理ゲート間で共通に接続さ
れ、ここに制御電圧が印加される。ｂ第２の論理ゲート装置内に奇数個が備えられる。ＰチヤンネルMOSトランジスタとＮチヤン
ネルMOSトランジスタは、その出力端子が共
通に接続される。２上記第２の論理ゲートは、隣接する第１の論
理ゲート間に設けられることを特徴とする特許請
求の範囲第１項記載の電圧制御形発振装置。