JPH0257735B2 - - Google Patents
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- JPH0257735B2 JPH0257735B2 JP59035441A JP3544184A JPH0257735B2 JP H0257735 B2 JPH0257735 B2 JP H0257735B2 JP 59035441 A JP59035441 A JP 59035441A JP 3544184 A JP3544184 A JP 3544184A JP H0257735 B2 JPH0257735 B2 JP H0257735B2
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- JP
- Japan
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- igfet
- jfet
- gate
- circuit
- electrode
- Prior art date
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electronic Switches (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
発明の背景
この発明は同じ発明者による係属中の米国特許
出願通し番号第257080号、発明の名称「電力半導
体スイツチング用複合回路」及び同第455174号、
発明の名称「オン抵抗値の小さい通常オフの半導
体装置及びアナログ回路」に関係する。
出願通し番号第257080号、発明の名称「電力半導
体スイツチング用複合回路」及び同第455174号、
発明の名称「オン抵抗値の小さい通常オフの半導
体装置及びアナログ回路」に関係する。
この発明はオン抵値の小さい通常オフの電気回
路、特に電力切換えの用途に適したこの様な回路
に関する。
路、特に電力切換えの用途に適したこの様な回路
に関する。
従来のＮチヤンネル形の接合電界効果トランジ
スタ（JFET）は、Ｎ形半導体材料のチヤンネル
領域と、このＮ形チヤンネル領域に隣接したＰ形
ゲート領域を持つていて、両者がPN接合を形成
している。Ｐ形ゲート領域に適当なバイアスを加
えることによつて、このPN接合が逆バイアスさ
れると、PN接合の近辺でＮ形チヤンネル領域に
空乏領域が形成されてチヤンネル領域に入り込
み、チヤンネルの内、電流を通すことが出来る部
分を縮小させる。空乏領域がチヤンネル全体に拡
がつた時、JFETは従来ピンチオフ状態と呼ばれ
る状態になり、この時電流を通すことが出来な
い。
スタ（JFET）は、Ｎ形半導体材料のチヤンネル
領域と、このＮ形チヤンネル領域に隣接したＰ形
ゲート領域を持つていて、両者がPN接合を形成
している。Ｐ形ゲート領域に適当なバイアスを加
えることによつて、このPN接合が逆バイアスさ
れると、PN接合の近辺でＮ形チヤンネル領域に
空乏領域が形成されてチヤンネル領域に入り込
み、チヤンネルの内、電流を通すことが出来る部
分を縮小させる。空乏領域がチヤンネル全体に拡
がつた時、JFETは従来ピンチオフ状態と呼ばれ
る状態になり、この時電流を通すことが出来な
い。
JFETは通常オン又は通常導電する装値であ
る。即ち、JFETをピンチオフにして、装置の電
流の導通を終らせる為には、JFETのゲート領域
を能動的にバイアスしなければならない。然し、
多くの用途では、通常オフの装置の動作が得られ
ることが望ましい。この通常オフの動作が、係属
中の米国特許出願通し番号第257080号に記載され
た電気回路によつて達成される。この回路では、
JFETをバイポーラ・トランジスタと直列接続
し、バイポーラ・トランジスタのベース電極が回
路全体のゲート又は制御電極として作用する。ベ
ース電極を適当にバイアスして、バイポーラ・ト
ランジスタをターンオンし、JFETが電流を通す
ことが出来る様にしなければならないので、
JFETの通常オフの動作が得られる。
る。即ち、JFETをピンチオフにして、装置の電
流の導通を終らせる為には、JFETのゲート領域
を能動的にバイアスしなければならない。然し、
多くの用途では、通常オフの装置の動作が得られ
ることが望ましい。この通常オフの動作が、係属
中の米国特許出願通し番号第257080号に記載され
た電気回路によつて達成される。この回路では、
JFETをバイポーラ・トランジスタと直列接続
し、バイポーラ・トランジスタのベース電極が回
路全体のゲート又は制御電極として作用する。ベ
ース電極を適当にバイアスして、バイポーラ・ト
ランジスタをターンオンし、JFETが電流を通す
ことが出来る様にしなければならないので、
JFETの通常オフの動作が得られる。
前述の電気回路では、JFETのゲートをバイポ
ーラ・トランジスタのエミツタに電気的に短絡し
て、JFETが電流を通している間、少なくとも或
る程度は、JFETのPN接合と逆バイアスする。
この結果、この回路はJFETのオン抵抗値を著し
く下げる方法を活用することが出来ない。その為
には、JFETのPN接合の順バイアスを必要とす
るからである。PN接合を十分に順バイアスして
この方法を利用出来る様にしたJFETでは、
JFETのＰ形ゲート領域が既に電子を持つている
Ｎチヤンネル領域に正孔を注入し、この為、
JFETはバイポーラ導電様式で動作する。この結
果、チヤンネルの抵抗値が下がり、JFETのオン
抵抗置が下がる。JFETのゲートに対するバイア
ス電圧のレベルを制御することにより、Ｎチヤン
ネルに対する担体の注入の程度、従つてJFETの
オン抵抗値を変調する。この方法が、エレクトロ
ン・レーターズ誌、第16巻（1980年）、第300頁乃
至第301頁所載のB.J.バリガの論文「電力用接合
ゲート電界効果トランジスタのバイポーラ動作」
に詳しく記載されている。
ーラ・トランジスタのエミツタに電気的に短絡し
て、JFETが電流を通している間、少なくとも或
る程度は、JFETのPN接合と逆バイアスする。
この結果、この回路はJFETのオン抵抗値を著し
く下げる方法を活用することが出来ない。その為
には、JFETのPN接合の順バイアスを必要とす
るからである。PN接合を十分に順バイアスして
この方法を利用出来る様にしたJFETでは、
JFETのＰ形ゲート領域が既に電子を持つている
Ｎチヤンネル領域に正孔を注入し、この為、
JFETはバイポーラ導電様式で動作する。この結
果、チヤンネルの抵抗値が下がり、JFETのオン
抵抗置が下がる。JFETのゲートに対するバイア
ス電圧のレベルを制御することにより、Ｎチヤン
ネルに対する担体の注入の程度、従つてJFETの
オン抵抗値を変調する。この方法が、エレクトロ
ン・レーターズ誌、第16巻（1980年）、第300頁乃
至第301頁所載のB.J.バリガの論文「電力用接合
ゲート電界効果トランジスタのバイポーラ動作」
に詳しく記載されている。
JFETを持つていて通常オフの形で動作する
が、そのPN接合を順バイアスすることにによつ
て、オン抵抗値を著しく減少する前述の方法を利
用する電気回路を提供することが望ましい。
が、そのPN接合を順バイアスすることにによつ
て、オン抵抗値を著しく減少する前述の方法を利
用する電気回路を提供することが望ましい。
発明の概要
従つて、この発明の目的は、JFETを持つてい
て通常オフの形で動作するが、JFETのPN接合
が順バイアスされた時にオン抵抗値が著しく減少
する電気回路を提供するとである。
て通常オフの形で動作するが、JFETのPN接合
が順バイアスされた時にオン抵抗値が著しく減少
する電気回路を提供するとである。
この発明の別の目的は、JFETを持つていて通
常オフの形で動作し、オン抵抗値が小さく、回路
ゲートの入力インピーダンスが望ましい高い値で
ある様なゲート制御電気回路を提供することであ
る。
常オフの形で動作し、オン抵抗値が小さく、回路
ゲートの入力インピーダンスが望ましい高い値で
ある様なゲート制御電気回路を提供することであ
る。
この発明の好ましい実施態様の電気回路は、ソ
ース、ドレイン及びゲート電極を持つJFETと、
ソース、ドレイン及びゲート電極を持つていて通
常オフ形である絶縁ゲート電界効果トランジスタ
（IGFET）とを有する。JFETソース電極が
IGFETのドレイン電極にオーミツク接続され、
JFETのドレイン電極及びIGFETのソース電極が
回路の負荷電流を通す様になつている。IGFET
のゲート電極が、回路の導電状態を決定する制御
信号を受取る回路のゲート電極を構成する。更に
この回路には、JFET及びIGFETの両方のゲート
電極に相互接続されていて、回路のゲートに加え
られた制御信号に対応して、IGFETがオン状態
にバイアスされた時、JFETをバイポーラ様式に
バイアスするバイアス手段が設けられ、こうして
電気回路のオン抵抗値を小さくする。
ース、ドレイン及びゲート電極を持つJFETと、
ソース、ドレイン及びゲート電極を持つていて通
常オフ形である絶縁ゲート電界効果トランジスタ
（IGFET）とを有する。JFETソース電極が
IGFETのドレイン電極にオーミツク接続され、
JFETのドレイン電極及びIGFETのソース電極が
回路の負荷電流を通す様になつている。IGFET
のゲート電極が、回路の導電状態を決定する制御
信号を受取る回路のゲート電極を構成する。更に
この回路には、JFET及びIGFETの両方のゲート
電極に相互接続されていて、回路のゲートに加え
られた制御信号に対応して、IGFETがオン状態
にバイアスされた時、JFETをバイポーラ様式に
バイアスするバイアス手段が設けられ、こうして
電気回路のオン抵抗値を小さくする。
この電気回路のバイアス手段は、例えば、
JFET及びIGFETのゲート電極の間に電気接続さ
れた抵抗手段で構成することが出来る。更に好ま
しい形のバイアス手段は、ソース、ドレイン及び
ゲート電極を持つていて通常オフ形である第２の
IGFETで構成される。第２のIGFETのゲート電
極が最初に記載したIGFETのゲート電極に接続
され、第２のIGFETのソース電極がJFETのゲー
ト電極に接続され、第２のIGFETのドレイン電
極がJFETのドレイン電極に接続される。上に述
べたバイアス手段をこの電気回路に使うと、この
結果として、回路のゲートが高い入力インピーダ
ンスを持つことになつて有利である。
JFET及びIGFETのゲート電極の間に電気接続さ
れた抵抗手段で構成することが出来る。更に好ま
しい形のバイアス手段は、ソース、ドレイン及び
ゲート電極を持つていて通常オフ形である第２の
IGFETで構成される。第２のIGFETのゲート電
極が最初に記載したIGFETのゲート電極に接続
され、第２のIGFETのソース電極がJFETのゲー
ト電極に接続され、第２のIGFETのドレイン電
極がJFETのドレイン電極に接続される。上に述
べたバイアス手段をこの電気回路に使うと、この
結果として、回路のゲートが高い入力インピーダ
ンスを持つことになつて有利である。
この発明の新規で従来から容易に考えられない
と思われる特徴は、特許請求の範囲に具体的に記
載してあるが、この発明の構成、作用並びにその
他の目的及び利点は、以下図面について説明する
所から、最もよく理解されよう。
と思われる特徴は、特許請求の範囲に具体的に記
載してあるが、この発明の構成、作用並びにその
他の目的及び利点は、以下図面について説明する
所から、最もよく理解されよう。
実施例の記載
第１図にはこの発明の電気回路１０が示されて
いる。回路１０がJFET１２を持ち、これはソー
ス、ドレイン及びゲート電極１２Ｓ，１２Ｄ，１
２Ｇを有する。JFET１２はＮチヤンネル形であ
ることが好ましく、公知の様に通常オン形であ
る。回路１０が通常オフ形の動作を出来る様にす
る為、更に通常オフ形（又はエンハンスメント
形）のIGFET１４を設ける。これはＮチヤンネ
ル形であることが好ましい。IGFET１４がソー
ス、ドレイン及びゲート電極１４Ｓ，１４Ｄ，１
４Ｇを持つている。IGFETのドレイン電極１４
ＤがJFETのソース電極１２Ｓにオーミツク接続
される。JFETのドレイン電極１２Ｄ及びIGFET
のソース電極１４Ｓは外部回路（図に示してな
い）に接続されて、回路１０に負荷電流を通す様
になつている。JFET１２及びIGFET１４がＮチ
ヤンネル形トランジスタで構成さる時、JFETの
ドレイン電極１２Ｄが回路１０の陽極を構成し、
IGFETのソース電極１４Ｓが回路１０の陰極を
成する。
いる。回路１０がJFET１２を持ち、これはソー
ス、ドレイン及びゲート電極１２Ｓ，１２Ｄ，１
２Ｇを有する。JFET１２はＮチヤンネル形であ
ることが好ましく、公知の様に通常オン形であ
る。回路１０が通常オフ形の動作を出来る様にす
る為、更に通常オフ形（又はエンハンスメント
形）のIGFET１４を設ける。これはＮチヤンネ
ル形であることが好ましい。IGFET１４がソー
ス、ドレイン及びゲート電極１４Ｓ，１４Ｄ，１
４Ｇを持つている。IGFETのドレイン電極１４
ＤがJFETのソース電極１２Ｓにオーミツク接続
される。JFETのドレイン電極１２Ｄ及びIGFET
のソース電極１４Ｓは外部回路（図に示してな
い）に接続されて、回路１０に負荷電流を通す様
になつている。JFET１２及びIGFET１４がＮチ
ヤンネル形トランジスタで構成さる時、JFETの
ドレイン電極１２Ｄが回路１０の陽極を構成し、
IGFETのソース電極１４Ｓが回路１０の陰極を
成する。
IGFETのゲート電極１４Ｇが、電極１２Ｄ及
び陰極１４Ｓの間の電気回路１０の導電状態を決
定する制御信号を受取る様になつている。この
為、IGFETのゲート電極１４Ｇが回路１０のゲ
ート１６に電気的に短絡されることが示されてい
る。この為、両者は電気的に識別出来ない。
び陰極１４Ｓの間の電気回路１０の導電状態を決
定する制御信号を受取る様になつている。この
為、IGFETのゲート電極１４Ｇが回路１０のゲ
ート１６に電気的に短絡されることが示されてい
る。この為、両者は電気的に識別出来ない。
回路１０のオン抵抗値を小さくする為、JFET
のゲート電極１２Ｇ及びIGFETのゲート電極１
４Ｇの両方と相互にオーミツク接続されたJFET
バイアス手段１８が設けられている。バイアス手
段１８はIGFETのゲート１４Ｇに対する制御信
号に応答して、JFET１２の内部のPN接合（示
してない）を、少なくともシリコン装置１２に対
しては約0.6ボルト以上、順バイアスすることに
より、JFET１２をバイポーラ導電様式にバイア
スする様に作用する。
のゲート電極１２Ｇ及びIGFETのゲート電極１
４Ｇの両方と相互にオーミツク接続されたJFET
バイアス手段１８が設けられている。バイアス手
段１８はIGFETのゲート１４Ｇに対する制御信
号に応答して、JFET１２の内部のPN接合（示
してない）を、少なくともシリコン装置１２に対
しては約0.6ボルト以上、順バイアスすることに
より、JFET１２をバイポーラ導電様式にバイア
スする様に作用する。
第１図に示した特定の実施例のJFETバイアス
手段１８は、抵抗Ｒの様なインピーダンス素子で
構成される。抵抗の一方の端子がJFETのゲート
電極１２Ｇに接続され、他方の端子がIGFETの
ゲート電極１４Ｇに接続される。抵抗Ｒのインピ
ーダンスの値は、回路のゲート１６に対する制御
信号が、IGFET１４をオン状態又は導電状態に
バイアスするのと同時に、JFET１２がバイポー
ラ導電様式にバイアスされることを保証する様に
選ばれる。例として云うと、電気回路１０が２ア
ンペアの電流を通すようになつていて、ゲート１
６に利用し得るバイアス電圧が、シリコンの
JFET１２に対して約５乃至10ボルトの範囲内に
ある時、抵抗Ｒの値は約25乃至50オームの範囲に
するのが典型的である。
手段１８は、抵抗Ｒの様なインピーダンス素子で
構成される。抵抗の一方の端子がJFETのゲート
電極１２Ｇに接続され、他方の端子がIGFETの
ゲート電極１４Ｇに接続される。抵抗Ｒのインピ
ーダンスの値は、回路のゲート１６に対する制御
信号が、IGFET１４をオン状態又は導電状態に
バイアスするのと同時に、JFET１２がバイポー
ラ導電様式にバイアスされることを保証する様に
選ばれる。例として云うと、電気回路１０が２ア
ンペアの電流を通すようになつていて、ゲート１
６に利用し得るバイアス電圧が、シリコンの
JFET１２に対して約５乃至10ボルトの範囲内に
ある時、抵抗Ｒの値は約25乃至50オームの範囲に
するのが典型的である。
JFET１２は、引込んだゲートの形式であるこ
とが好ましいが、典型的には降伏電圧の高いトラ
ンジスタで構成され、典型的な定格は600ボルト
である。IGFET１４は典型的には降伏電圧の低
いトランジスタで構成され、典型的な定格は50ボ
ルトである。上に述べた様に特性を選んだJFET
１２及びIGFET１４を持つ電気回路を組立てゝ
試験した。回路１０はオン抵抗値が約10-2オー
ム／cm2のレベルであつた。この様な低いレベルの
オン抵抗値が、JFET１２をバイポーラ導電様式
にバイアスする様に作用するJFETバイアス手段
１８によつて達成される。比較として、JFET１
２がバイアス手段１８によつてバイポーラ導電様
式にバイアスされなかつたとすると、直列接続し
たJFET１２及びIGFET１４のオン抵抗値は約１
オーム／cm2であり、これはJFETバイアス手段１
８を用いた電気回路10の約100倍の抵抗値の増加
である。
とが好ましいが、典型的には降伏電圧の高いトラ
ンジスタで構成され、典型的な定格は600ボルト
である。IGFET１４は典型的には降伏電圧の低
いトランジスタで構成され、典型的な定格は50ボ
ルトである。上に述べた様に特性を選んだJFET
１２及びIGFET１４を持つ電気回路を組立てゝ
試験した。回路１０はオン抵抗値が約10-2オー
ム／cm2のレベルであつた。この様な低いレベルの
オン抵抗値が、JFET１２をバイポーラ導電様式
にバイアスする様に作用するJFETバイアス手段
１８によつて達成される。比較として、JFET１
２がバイアス手段１８によつてバイポーラ導電様
式にバイアスされなかつたとすると、直列接続し
たJFET１２及びIGFET１４のオン抵抗値は約１
オーム／cm2であり、これはJFETバイアス手段１
８を用いた電気回路10の約100倍の抵抗値の増加
である。
JFET１２、IGFET１４及び抵抗Ｒの各々は個
別の回路素子であつてもよいし、或いは任意の２
つ又は好ましくは３つ全部の回路素子をモノシリ
ツク集積回路（図に示してない）の形式に製造し
てもよい。
別の回路素子であつてもよいし、或いは任意の２
つ又は好ましくは３つ全部の回路素子をモノシリ
ツク集積回路（図に示してない）の形式に製造し
てもよい。
第２図には、この発明の別の実施例の電気回路
２００が示されている。回路２００は、異なる
JFETバイアス手段２１８を設けた他は、第１図
の回路１０と同一にするのが適当である。このバ
イアス手段２１８により、回路２００のゲート１
６が高い入力インピーダンスを持つことになつて
有利である。
２００が示されている。回路２００は、異なる
JFETバイアス手段２１８を設けた他は、第１図
の回路１０と同一にするのが適当である。このバ
イアス手段２１８により、回路２００のゲート１
６が高い入力インピーダンスを持つことになつて
有利である。
JFETバイアス手段２１８はIGFET２２０で構
成される。これはソース、ドレイン及びゲート電
極２２０Ｓ，２２０Ｄ，２２０Ｇを持つていて、
通常オフ型である。IGFET２２０はＮチヤンネ
ル形にしなければならない。回路２２０がオフ状
態又は非導電状態にある時、IGFET２２０及び
JFET２１２の各々が略同じ電圧を支えなければ
ならないから、IGFET２２０はJFET２１２と同
等の降伏電圧定格を持つことが好ましい。
IGFETのソース電極２２０ＳがJFETのゲート電
極２１２Ｇにオーミツク接続され、IGFETのド
レイン電極２２０ＤがJFETのドレイン電極２１
２Ｄにオーミツク接続される。IGFETのゲート
電極２２０ＧがIGFETのゲート電極２１４Ｇに
電気的に短格されていて、このゲート電極とも、
或いは回路２００の導電状態を決定する制御信号
を受取る回路のゲート２１６とも識別出来なくな
る。ゲート２１６は、入力インピーダンスの高い
ゲート電極２１４Ｇ及び２２０Ｇだけに接続され
ているから、高い入力インピーダンスを持つこと
になり、有利である。従つて、ゲート２１６に対
する適当なゲート回路（図に示してない）は、電
気回路１０（第１図）のゲート１６に対する適当
なゲート回路（図に示してない）程複雑にしない
で済む。これは、ゲート２１６に対するゲート回
路は、ゲート１６に対するゲート回路と異なり、
小さいレベルの電流を供給しさえすればよいから
である。
成される。これはソース、ドレイン及びゲート電
極２２０Ｓ，２２０Ｄ，２２０Ｇを持つていて、
通常オフ型である。IGFET２２０はＮチヤンネ
ル形にしなければならない。回路２２０がオフ状
態又は非導電状態にある時、IGFET２２０及び
JFET２１２の各々が略同じ電圧を支えなければ
ならないから、IGFET２２０はJFET２１２と同
等の降伏電圧定格を持つことが好ましい。
IGFETのソース電極２２０ＳがJFETのゲート電
極２１２Ｇにオーミツク接続され、IGFETのド
レイン電極２２０ＤがJFETのドレイン電極２１
２Ｄにオーミツク接続される。IGFETのゲート
電極２２０ＧがIGFETのゲート電極２１４Ｇに
電気的に短格されていて、このゲート電極とも、
或いは回路２００の導電状態を決定する制御信号
を受取る回路のゲート２１６とも識別出来なくな
る。ゲート２１６は、入力インピーダンスの高い
ゲート電極２１４Ｇ及び２２０Ｇだけに接続され
ているから、高い入力インピーダンスを持つこと
になり、有利である。従つて、ゲート２１６に対
する適当なゲート回路（図に示してない）は、電
気回路１０（第１図）のゲート１６に対する適当
なゲート回路（図に示してない）程複雑にしない
で済む。これは、ゲート２１６に対するゲート回
路は、ゲート１６に対するゲート回路と異なり、
小さいレベルの電流を供給しさえすればよいから
である。
電気回路２００の動作について説明すると、陰
極２１４Ｓに対する陽極２１２Ｄの電圧が十分高
くて、JFET２１２のPN接合（即ち、JFETのゲ
ート電極２１２Ｇソース電極２１２Ｓの間の接
合）を、少なくともシリコンのJFET２１２に対
しては約0.6ボルト以上順バイアスする時、JFET
２１２がバイポーラ導電様式にバイアスされる。
IGFET２２０，２１４の両端の電圧降下が、0.6
ボルトに較べて無視し得るから、JFET２１がバ
イポーラ導電様式にバイアスされる為には、その
前に陽極２１２Ｄも同じく約0.6ボルト以上高く
バイアスしなければならない。
極２１４Ｓに対する陽極２１２Ｄの電圧が十分高
くて、JFET２１２のPN接合（即ち、JFETのゲ
ート電極２１２Ｇソース電極２１２Ｓの間の接
合）を、少なくともシリコンのJFET２１２に対
しては約0.6ボルト以上順バイアスする時、JFET
２１２がバイポーラ導電様式にバイアスされる。
IGFET２２０，２１４の両端の電圧降下が、0.6
ボルトに較べて無視し得るから、JFET２１がバ
イポーラ導電様式にバイアスされる為には、その
前に陽極２１２Ｄも同じく約0.6ボルト以上高く
バイアスしなければならない。
上に述べた陽極２１２Ｄに対する0.6ボルトの
バイアス条件の効果は、第３図に示した電気回路
２００の出力特性又はＩ−Ｖ特性を表わすグラフ
を考えれば、更によく理解されよう。第３図に示
す様に、電気回路２００は、急な勾配の曲線３０
０で示すように、一旦陽極陰極間電圧が0.6ボル
トを越えると、非常に低いオン抵抗値を持つ。陽
極陰極間電圧がこれより低く、JFET２１２がバ
イポーラ導電様式にバイアスされない時、回路２
００は、誇張して示す様に、能動領域になり、そ
の陽極陰極間電圧は主にIGFET２１４のバイア
スによつて制御される。
バイアス条件の効果は、第３図に示した電気回路
２００の出力特性又はＩ−Ｖ特性を表わすグラフ
を考えれば、更によく理解されよう。第３図に示
す様に、電気回路２００は、急な勾配の曲線３０
０で示すように、一旦陽極陰極間電圧が0.6ボル
トを越えると、非常に低いオン抵抗値を持つ。陽
極陰極間電圧がこれより低く、JFET２１２がバ
イポーラ導電様式にバイアスされない時、回路２
００は、誇張して示す様に、能動領域になり、そ
の陽極陰極間電圧は主にIGFET２１４のバイア
スによつて制御される。
電気回路２００は上に定量的に述べた様に、第
１図の電気回路１０と同じ低いレベルのオン抵抗
値を持つ。更に回路２００はターンオフ速度が非
常に速い。回路２００のターンオフ速度の試験
で、夫々600ボルト、50ボルト及び500ボルトの降
伏電圧定格を持つ装置２１２，２１４，２２０を
用い、陽極２１２Ｄ及び陰極２１４Ｓの間に150
ボルトの直流源を接続して200オームの負荷を付
勢した時、回路２００の担体蓄積時間は約100ナ
ノ秒と短く、その後約500ナノ秒未満の急速な電
流下降時間が続いた。そこで、電気回路２１０
は、スイツチング損失の低いことが決め手である
様な、約100KHzまでの高い周波数の電力スイツ
チング用によく適している。
１図の電気回路１０と同じ低いレベルのオン抵抗
値を持つ。更に回路２００はターンオフ速度が非
常に速い。回路２００のターンオフ速度の試験
で、夫々600ボルト、50ボルト及び500ボルトの降
伏電圧定格を持つ装置２１２，２１４，２２０を
用い、陽極２１２Ｄ及び陰極２１４Ｓの間に150
ボルトの直流源を接続して200オームの負荷を付
勢した時、回路２００の担体蓄積時間は約100ナ
ノ秒と短く、その後約500ナノ秒未満の急速な電
流下降時間が続いた。そこで、電気回路２１０
は、スイツチング損失の低いことが決め手である
様な、約100KHzまでの高い周波数の電力スイツ
チング用によく適している。
JFET２１２、IGFET２１４及びIGFET２２
０の各々は、個別の回路素子で構成してもよい
し、或いは任意の２つ又は好ましくは３つの全部
の装置はモノリシツク集積回路（図に示してな
い）の形に形成することが出来る。
０の各々は、個別の回路素子で構成してもよい
し、或いは任意の２つ又は好ましくは３つの全部
の装置はモノリシツク集積回路（図に示してな
い）の形に形成することが出来る。
以上、JFETを持つていて通常オフの形で動作
し、JFETのPN接合を順バイアスすることによ
つてオン抵抗値を著しく減少した異なる形の電気
回路を説明した。好ましい形の回路は、高い入力
インピーダンスを持つゲートを有するのが有利で
ある。
し、JFETのPN接合を順バイアスすることによ
つてオン抵抗値を著しく減少した異なる形の電気
回路を説明した。好ましい形の回路は、高い入力
インピーダンスを持つゲートを有するのが有利で
ある。
この発明を特定の実施例について説明したが、
当業者にはいろいろな変更が考えられよう。例え
ば、相補型半導体装置を用いた電気回路、即ち、
ＮチヤンネルのJFETの代りにＰチヤンネルの
JFETを使い、ＮチヤンネルのIGFETの代りにＰ
チヤンネルのIGFETを用いた電気回路を作るこ
とも出来る。従つて、特許請求の範囲の記載は、
この発明の範囲内で可能な全ての変更を包括する
ものと承知されたい。
当業者にはいろいろな変更が考えられよう。例え
ば、相補型半導体装置を用いた電気回路、即ち、
ＮチヤンネルのJFETの代りにＰチヤンネルの
JFETを使い、ＮチヤンネルのIGFETの代りにＰ
チヤンネルのIGFETを用いた電気回路を作るこ
とも出来る。従つて、特許請求の範囲の記載は、
この発明の範囲内で可能な全ての変更を包括する
ものと承知されたい。
第１図はこの発明のオン抵抗値の小さい通常オ
フのゲート制御電気回路の回路図、第２図はこの
発明の別の実施例によるオン抵抗値の小さい別の
通常オフのゲート制御電気回路の回路図、第３図
は第２図の回路の特性を示すグラフである。 主な符号の説明、８：バイアス抵抗、１２：
JFET、１４：IGFET。
フのゲート制御電気回路の回路図、第２図はこの
発明の別の実施例によるオン抵抗値の小さい別の
通常オフのゲート制御電気回路の回路図、第３図
は第２図の回路の特性を示すグラフである。 主な符号の説明、８：バイアス抵抗、１２：
JFET、１４：IGFET。
Claims (1)
- 【特許請求の範囲】 １ オン抵抗値の小さい通常オフのゲート制御電
気回路に於て、ソース、ドレイン及びゲート電極
を持つJFETと、ソース、ドレイン及びゲート電
極を持つていて通常オフ形であるIGFETと、前
記JFET及びIGFETの両方のゲート電極と相互接
続されていて、回路のゲートに加えられた制御信
号に応答して、前記IGFETが導電状態にある時
に前記JFETをバイポーラ導電様式にバイアス
し、こうして電気回路のオン抵抗値を小さくする
バイアス手段とを有し、前記JFETのソース電極
及び前記IGFETのドレイン電極はオーミツク接
続されており、前記JFETのドレイン電極及び前
記IGFETのソース電極は当該電気回路に負荷電
流を通す様になつており、前記IGFETのゲート
電極が回路の導電状態を決定する制御信号を受取
る回路のゲート電極を構成している電気回路。 ２ 特許請求の範囲１に記載した電気回路に於
て、前記バイアス手段が前記IGFETのゲート電
極及び前記JFETのゲート電極の間に電気的に接
続されたインピーダンス手段で構成される電気回
路。 ３ 特許請求の範囲２に記載した電気回路に於
て、前記インピーダンス手段が前記JFETのゲー
ト電極及び前記IGFETのゲート電極の間に電気
的に接続された抵抗で構成される電気回路。 ４ 特許請求の範囲２に記載した電気回路に於
て、前記JFET及び前記IGFETの両方がＮチヤン
ネル形装置で構成されている電気回路。 ５ 特許請求の範囲１に記載した電気回路に於
て、前記バイアス手段が、ソース、ドレイン及び
ゲート電極を持つていて通常オフ形である第２の
IGFETで構成され、該第２のIGFETのゲート電
極が最初に記載したIGFETのゲート電極に電気
的に短絡され、前記第２のIGFETのソース電極
が前記JFETのゲート電極にオーミツク接続さ
れ、前記第２のIGFETのドレイン電極が前記
JFETのドレイン電極にオーミツク接続され、こ
の為回路が高い入力インピーダンスを持つ様にし
た電気回路。 ６ 特許請求の範囲５に記載した電気回路に於
て、前記JFETがＮチヤンネル形装置であり、最
初に記載したIGFET及び前記第２のIGFETの両
方がＮチヤンネル形装置で構成されている電気回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US473089 | 1983-03-07 | ||
| US06/473,089 US4523111A (en) | 1983-03-07 | 1983-03-07 | Normally-off, gate-controlled electrical circuit with low on-resistance |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59176929A JPS59176929A (ja) | 1984-10-06 |
| JPH0257735B2 true JPH0257735B2 (ja) | 1990-12-05 |
Family
ID=23878162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59035441A Granted JPS59176929A (ja) | 1983-03-07 | 1984-02-28 | 電気回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4523111A (ja) |
| JP (1) | JPS59176929A (ja) |
| CA (1) | CA1205877A (ja) |
| DE (1) | DE3407975C2 (ja) |
| FR (1) | FR2544934B1 (ja) |
Families Citing this family (43)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4743952A (en) * | 1983-04-04 | 1988-05-10 | General Electric Company | Insulated-gate semiconductor device with low on-resistance |
| US4779015A (en) * | 1987-05-26 | 1988-10-18 | International Business Machines Corporation | Low voltage swing CMOS receiver circuit |
| US5051618A (en) * | 1988-06-20 | 1991-09-24 | Idesco Oy | High voltage system using enhancement and depletion field effect transistors |
| JP3242149B2 (ja) * | 1992-05-29 | 2001-12-25 | 富士通株式会社 | ダイナミック型分周回路 |
| DE4439301C1 (de) * | 1994-11-07 | 1996-07-18 | Univ Dresden Tech | Schaltungsanordnung mit einem Gate-gesteuerten Haupt- und einem Gate-gesteuerten Hilfsschalter |
| US5763302A (en) * | 1995-06-07 | 1998-06-09 | Lsi Logic Corporation | Self-aligned twin well process |
| US5770492A (en) * | 1995-06-07 | 1998-06-23 | Lsi Logic Corporation | Self-aligned twin well process |
| US5583062A (en) * | 1995-06-07 | 1996-12-10 | Lsi Logic Corporation | Self-aligned twin well process having a SiO2 -polysilicon-SiO2 barrier mask |
| US5670393A (en) * | 1995-07-12 | 1997-09-23 | Lsi Logic Corporation | Method of making combined metal oxide semiconductor and junction field effect transistor device |
| DE19943785A1 (de) * | 1998-09-25 | 2000-03-30 | Siemens Ag | Elektronische Schalteinrichtung mit mindestens zwei Halbleiterbauelementen |
| DE19902520B4 (de) | 1999-01-22 | 2005-10-06 | Siemens Ag | Hybrid-Leistungs-MOSFET |
| US6614289B1 (en) | 2000-11-07 | 2003-09-02 | Lovoltech Inc. | Starter device for normally off FETs |
| US6566936B1 (en) * | 1999-10-29 | 2003-05-20 | Lovoltech Inc. | Two terminal rectifier normally OFF JFET |
| US6355513B1 (en) * | 1999-10-29 | 2002-03-12 | Lovoltech, Inc. | Asymmetric depletion region for normally off JFET |
| US6356059B1 (en) * | 2001-02-16 | 2002-03-12 | Lovoltech, Inc. | Buck converter with normally off JFET |
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| US6921932B1 (en) | 2002-05-20 | 2005-07-26 | Lovoltech, Inc. | JFET and MESFET structures for low voltage, high current and high frequency applications |
| US7262461B1 (en) | 2002-05-20 | 2007-08-28 | Qspeed Semiconductor Inc. | JFET and MESFET structures for low voltage, high current and high frequency applications |
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| US7075132B1 (en) | 2002-12-30 | 2006-07-11 | Lovoltech, Inc. | Programmable junction field effect transistor and method for programming the same |
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| US7009228B1 (en) * | 2003-03-04 | 2006-03-07 | Lovoltech, Incorporated | Guard ring structure and method for fabricating same |
| US7038260B1 (en) | 2003-03-04 | 2006-05-02 | Lovoltech, Incorporated | Dual gate structure for a FET and method for fabricating same |
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| WO2007042850A1 (en) | 2005-10-12 | 2007-04-19 | Acco | Insulated gate field-effet transistor having a dummy gate |
| US7863645B2 (en) * | 2008-02-13 | 2011-01-04 | ACCO Semiconductor Inc. | High breakdown voltage double-gate semiconductor device |
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| US9240402B2 (en) | 2008-02-13 | 2016-01-19 | Acco Semiconductor, Inc. | Electronic circuits including a MOSFET and a dual-gate JFET |
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| US7688117B1 (en) | 2008-04-21 | 2010-03-30 | The United States Of America As Represented By The Administrator Of National Aeronautics And Space Administration | N channel JFET based digital logic gate structure |
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| US8532584B2 (en) | 2010-04-30 | 2013-09-10 | Acco Semiconductor, Inc. | RF switches |
| JP5979998B2 (ja) * | 2012-06-18 | 2016-08-31 | ルネサスエレクトロニクス株式会社 | 半導体装置及びそれを用いたシステム |
| US9871510B1 (en) | 2016-08-24 | 2018-01-16 | Power Integrations, Inc. | Clamp for a hybrid switch |
| RU177625U1 (ru) * | 2017-09-11 | 2018-03-02 | Российская Федерация, от имени которой выступает Министерство промышленности и торговли Российской Федерации Публичное акционерное общество "Научно-производственное объединение "ЭНЕРГОМОДУЛЬ" | Базовый элемент высоковольтного ключевого устройства |
| US10826485B2 (en) | 2018-12-17 | 2020-11-03 | Analog Devices International Unlimited Company | Cascode compound switch slew rate control |
| US20200195246A1 (en) * | 2018-12-17 | 2020-06-18 | Analog Devices International Unlimited Company | Compound switch with jfet cascode gate forward-biasing control |
| US12580561B2 (en) * | 2023-12-18 | 2026-03-17 | Monolithic Power Systems, Inc. | Switching slew rate control of cascode switch device and gate driver thereof |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3521141A (en) * | 1967-10-30 | 1970-07-21 | Ibm | Leakage controlled electric charge switching and storing circuitry |
| US4663547A (en) * | 1981-04-24 | 1987-05-05 | General Electric Company | Composite circuit for power semiconductor switching |
-
1983
- 1983-03-07 US US06/473,089 patent/US4523111A/en not_active Expired - Lifetime
-
1984
- 1984-02-17 CA CA000447756A patent/CA1205877A/en not_active Expired
- 1984-02-28 JP JP59035441A patent/JPS59176929A/ja active Granted
- 1984-03-03 DE DE3407975A patent/DE3407975C2/de not_active Expired
- 1984-03-05 FR FR8403385A patent/FR2544934B1/fr not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59176929A (ja) | 1984-10-06 |
| CA1205877A (en) | 1986-06-10 |
| FR2544934A1 (fr) | 1984-10-26 |
| DE3407975A1 (de) | 1984-09-13 |
| FR2544934B1 (fr) | 1986-09-26 |
| DE3407975C2 (de) | 1985-08-29 |
| US4523111A (en) | 1985-06-11 |
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