JPH0680832B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0680832B2 JPH0680832B2 JP62248311A JP24831187A JPH0680832B2 JP H0680832 B2 JPH0680832 B2 JP H0680832B2 JP 62248311 A JP62248311 A JP 62248311A JP 24831187 A JP24831187 A JP 24831187A JP H0680832 B2 JPH0680832 B2 JP H0680832B2
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
- H10D62/142—Anode regions of thyristors or collector regions of gated bipolar-mode devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/40—Resistors
- H10D1/43—Resistors having PN junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
- H10D12/491—Vertical IGBTs having both emitter contacts and collector contacts in the same substrate side
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/233—Cathode or anode electrodes for thyristors
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特に、絶縁ゲート型電界
効果トランジスタ及び絶縁ゲート型バイポーラトランジ
スタの双方の特性を兼ね備えている半導体装置に関す
る。
効果トランジスタ及び絶縁ゲート型バイポーラトランジ
スタの双方の特性を兼ね備えている半導体装置に関す
る。
従来までの絶縁ゲート型電界トランジスタ（以下MOSFET
と記す）の一例として、縦形のMOSFET（以下DMOSFETと
記す）の断面模式図を第13図に示す。ゲート端子２に電
圧を印加することによりゲート直下のＰ型ゲート領域21
の表面に反転層が生じ、ソース端子１とドレイン端子３
が導通状態になり、動作する。この時流れる破線で示し
た電流22はすべて、Ｎ極性領域を流れるため、導通状態
では基本的に抵抗体と見なせる。このためソース・ドレ
イン間の電圧が低くても、電圧値に応じた電流が流れOV
近辺でも線形性が保たれ、特に小信号に対する直線性が
すぐれている。第３図は従来のDMOSFETのドレイン・ソ
ース間電圧VDSとドレイン・ソース間直流IDの関係の１
例を示す特性図である。
と記す）の一例として、縦形のMOSFET（以下DMOSFETと
記す）の断面模式図を第13図に示す。ゲート端子２に電
圧を印加することによりゲート直下のＰ型ゲート領域21
の表面に反転層が生じ、ソース端子１とドレイン端子３
が導通状態になり、動作する。この時流れる破線で示し
た電流22はすべて、Ｎ極性領域を流れるため、導通状態
では基本的に抵抗体と見なせる。このためソース・ドレ
イン間の電圧が低くても、電圧値に応じた電流が流れOV
近辺でも線形性が保たれ、特に小信号に対する直線性が
すぐれている。第３図は従来のDMOSFETのドレイン・ソ
ース間電圧VDSとドレイン・ソース間直流IDの関係の１
例を示す特性図である。
DMOSFETは、線形性がよいというすぐれた特色をもつが
同一面積のバイポーラトランジスタに比べオン抵抗が高
く電流、電圧が大きくなると、損失が増大する欠点があ
った。
同一面積のバイポーラトランジスタに比べオン抵抗が高
く電流、電圧が大きくなると、損失が増大する欠点があ
った。
この欠点を解決するため、第14図に示すようにDMOSFET
のドレイン部分に、P+層23の拡散をほどこし、パイポー
ラ動作を行なわせるようにした素子が絶縁ゲート型バイ
ポーラトランジスタ（以下IGBT）として知られている。
この素子は、DMOSFETと同様にゲート端子２に電圧を印
加することにより、Ｐ型ベース領域21の表面に反転層が
生じてソース端子１とＮ領域12が導通状態になることに
より、ソース端子１から電子流24がＮ領域12に注入され
これによりドレインのP+層23から正孔流25が注入され、
Ｎ領域12で伝導度変調を生じてきわめて低い抵抗を得る
ことができる。ところがドレインのP+層23からＮ領域12
に正孔流25を注入するためには、ソースドレイン間に0.
5〜0.6V程度の電圧が印加されている必要があるため、
これ以下の電圧では電流がほとんど流れずMOSFETの特長
であった。OV近辺での線形性が失われ、小信号に対する
直線性がそこなわれるとの欠点があった。また、のちに
くわしく述べるが動作速度も低下する欠点もあった。第
４図はIGBTのVDS−ID特性の１例を示す特性図である。
のドレイン部分に、P+層23の拡散をほどこし、パイポー
ラ動作を行なわせるようにした素子が絶縁ゲート型バイ
ポーラトランジスタ（以下IGBT）として知られている。
この素子は、DMOSFETと同様にゲート端子２に電圧を印
加することにより、Ｐ型ベース領域21の表面に反転層が
生じてソース端子１とＮ領域12が導通状態になることに
より、ソース端子１から電子流24がＮ領域12に注入され
これによりドレインのP+層23から正孔流25が注入され、
Ｎ領域12で伝導度変調を生じてきわめて低い抵抗を得る
ことができる。ところがドレインのP+層23からＮ領域12
に正孔流25を注入するためには、ソースドレイン間に0.
5〜0.6V程度の電圧が印加されている必要があるため、
これ以下の電圧では電流がほとんど流れずMOSFETの特長
であった。OV近辺での線形性が失われ、小信号に対する
直線性がそこなわれるとの欠点があった。また、のちに
くわしく述べるが動作速度も低下する欠点もあった。第
４図はIGBTのVDS−ID特性の１例を示す特性図である。
このような、両者の長所を合せもつ素子として第15図に
示すラテラルIGBTと呼ばれる素子がある。これは素子の
表面に電流を流すいわゆる横形のMOSFETにおいてドレイ
ン電極７−１の、ソース側の部分にP+領域26を設けドレ
イン電極の残りの部分はn+領域27に接続するように構成
されている。このように構成された場合ソース端子１、
ドレイン端子３間の電流が少ない場合電流28はP+領域26
の下を流れ通常のMOSFETとして動作する。電流28が増加
するとP+領域26の下側のＮ領域12の抵抗分により電圧降
下が生じる様になりＮ領域12内で電圧勾配が生じてＮ領
域12の一部がP+領域26に比べ低電位になる。この電位勾
配による電位差が0.6V程度になってくるとP+領域26がＮ
領域12の一部に対して順方向にバイアスされP+領域26を
通して電流29が流れる様になりMOSFETからIGBTに動作が
切り変わる。このようにラテラルIGBTは小電流領域では
MOSFETとして動作し大電流領域ではIGBTとして動作する
ことにより、小電流〜大電流のいずれの場合でも良好な
特性が得られるが素子の構成上表面部分しか利用できな
いため、縦形のMOSFET及びIGBTに比べ本質的に抵抗が高
く、チップ面積が大きくなる欠点があった。
示すラテラルIGBTと呼ばれる素子がある。これは素子の
表面に電流を流すいわゆる横形のMOSFETにおいてドレイ
ン電極７−１の、ソース側の部分にP+領域26を設けドレ
イン電極の残りの部分はn+領域27に接続するように構成
されている。このように構成された場合ソース端子１、
ドレイン端子３間の電流が少ない場合電流28はP+領域26
の下を流れ通常のMOSFETとして動作する。電流28が増加
するとP+領域26の下側のＮ領域12の抵抗分により電圧降
下が生じる様になりＮ領域12内で電圧勾配が生じてＮ領
域12の一部がP+領域26に比べ低電位になる。この電位勾
配による電位差が0.6V程度になってくるとP+領域26がＮ
領域12の一部に対して順方向にバイアスされP+領域26を
通して電流29が流れる様になりMOSFETからIGBTに動作が
切り変わる。このようにラテラルIGBTは小電流領域では
MOSFETとして動作し大電流領域ではIGBTとして動作する
ことにより、小電流〜大電流のいずれの場合でも良好な
特性が得られるが素子の構成上表面部分しか利用できな
いため、縦形のMOSFET及びIGBTに比べ本質的に抵抗が高
く、チップ面積が大きくなる欠点があった。
本発明の半導体装置はＮ（又はＰ）型半導体の表面に選
択的に設けられたＰ（又はＮ）型ベース領域と、前記Ｐ
（又はＮ）型ベース領域に選択的に設けられたＮ（又は
Ｐ）型ソース領域と、前記ソース領域と前記半導体のＮ
（又はＰ）型部分で挾まれた前記ベース領域上にゲート
絶縁膜を介して設けられたゲート電極と、前記ベース領
域と対向して選択的に設けられたＰ（又はＮ）型領域
と、前記Ｐ（又はＮ）型領域とオーミック接触して設け
られたドレイン電極と、前記ドレイン電極と抵抗領域を
介して接続されたＮ（又はＰ）型ドレイン領域とを含む
というものである。
択的に設けられたＰ（又はＮ）型ベース領域と、前記Ｐ
（又はＮ）型ベース領域に選択的に設けられたＮ（又は
Ｐ）型ソース領域と、前記ソース領域と前記半導体のＮ
（又はＰ）型部分で挾まれた前記ベース領域上にゲート
絶縁膜を介して設けられたゲート電極と、前記ベース領
域と対向して選択的に設けられたＰ（又はＮ）型領域
と、前記Ｐ（又はＮ）型領域とオーミック接触して設け
られたドレイン電極と、前記ドレイン電極と抵抗領域を
介して接続されたＮ（又はＰ）型ドレイン領域とを含む
というものである。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例の主要部を示す半導体チ
ップの断面模式図である。
ップの断面模式図である。
この実施例はシリコンからなるＮ型半導体基板の表面に
選択的に設けられたＰ型ベース領域21と、Ｐベース領域
21に選択的に設けられたＮ型ソース領域30と、ソース領
域30の半導体基板のＮ型部分（Ｎ領域12）で挾まれたベ
ース領域21上にゲート絶縁膜８を介して設けられたシリ
コンゲート電極８と、ベース領域21と対向して設けられ
た高濃度Ｎ型領域（N+領域６）からなるドレイン領域
と、N+領域６近傍に設けられたP+型領域５と、P+型領域
５とオーミック接触して設けられたドレイン電極7-1
と、ドレイン電極7-1とドレイン領域間に挿入された抵
抗領域４とを含むというものである。
選択的に設けられたＰ型ベース領域21と、Ｐベース領域
21に選択的に設けられたＮ型ソース領域30と、ソース領
域30の半導体基板のＮ型部分（Ｎ領域12）で挾まれたベ
ース領域21上にゲート絶縁膜８を介して設けられたシリ
コンゲート電極８と、ベース領域21と対向して設けられ
た高濃度Ｎ型領域（N+領域６）からなるドレイン領域
と、N+領域６近傍に設けられたP+型領域５と、P+型領域
５とオーミック接触して設けられたドレイン電極7-1
と、ドレイン電極7-1とドレイン領域間に挿入された抵
抗領域４とを含むというものである。
ソース、ゲートとその周辺部はDMOSFET及びIGBTとまっ
たく同様であるが、ドレイン部は、P+領域５、及びN+領
域６に分割されさらにN+領域６を完全に覆うように抵抗
領域４が形成されさらに抵抗領域４とP+領域５の両方
に、導通が生ずるようにアルミニウム膜が形成されてド
レイン電極7-1が構成されている。
たく同様であるが、ドレイン部は、P+領域５、及びN+領
域６に分割されさらにN+領域６を完全に覆うように抵抗
領域４が形成されさらに抵抗領域４とP+領域５の両方
に、導通が生ずるようにアルミニウム膜が形成されてド
レイン電極7-1が構成されている。
以上の様な構成によりラテラル形のIGBTと同様に小電流
の導通においてはN+領域６抵抗領域４を通って電流10が
流れる。電流10が増加した場合には抵抗領域４の電圧降
下が大きくなり、N+領域６及びＮ領域12全体がP+領域５
に対して低電位となりP+領域５とＮ領域12との電位差が
0.6V程度になるとP+領域が順方向にバイアスされ、IGBT
動作となり電流11が流れる。このような抵抗領域４を設
けることは抵抗が増加することになり好ましくないよう
に考えらえるが、本実施例は縦形動作のため、前述のラ
テラルIGBTに比べ本質的に低抵抗であい若干の抵抗の増
加はそれほど大きな問題ではない。またIGBT動作を移行
した後はP+領域５を通して電流が流れるため、抵抗領域
４は影響がなくなり十分な低抵抗性が得られる。また抵
抗領域４が存在しない場合はN+領域６とP+領域５が常に
等電位になりIGBT動作に移行できない。抵抗領域４は通
常Ni-Cr等の抵抗性金属で形成できるが必要とする抵抗
値が小さい場合にはエピタキシャル成長等で、Ｎ領域を
形成することにより抵抗層とすることも可能である。こ
の場合はN+領域は必要なくなるが新たに、抵抗層の上部
にアルミニウム層とオーミックコンタクトを得るために
N+領域が別に必要となる。
の導通においてはN+領域６抵抗領域４を通って電流10が
流れる。電流10が増加した場合には抵抗領域４の電圧降
下が大きくなり、N+領域６及びＮ領域12全体がP+領域５
に対して低電位となりP+領域５とＮ領域12との電位差が
0.6V程度になるとP+領域が順方向にバイアスされ、IGBT
動作となり電流11が流れる。このような抵抗領域４を設
けることは抵抗が増加することになり好ましくないよう
に考えらえるが、本実施例は縦形動作のため、前述のラ
テラルIGBTに比べ本質的に低抵抗であい若干の抵抗の増
加はそれほど大きな問題ではない。またIGBT動作を移行
した後はP+領域５を通して電流が流れるため、抵抗領域
４は影響がなくなり十分な低抵抗性が得られる。また抵
抗領域４が存在しない場合はN+領域６とP+領域５が常に
等電位になりIGBT動作に移行できない。抵抗領域４は通
常Ni-Cr等の抵抗性金属で形成できるが必要とする抵抗
値が小さい場合にはエピタキシャル成長等で、Ｎ領域を
形成することにより抵抗層とすることも可能である。こ
の場合はN+領域は必要なくなるが新たに、抵抗層の上部
にアルミニウム層とオーミックコンタクトを得るために
N+領域が別に必要となる。
〔実施例２〕 第２図は本発明の第２の実施例の主要部を示す半導体チ
ップの断面模式図である。
ップの断面模式図である。
多結晶シリコン基板13上に酸化シリコン膜33で分離され
ている、いわゆる誘電体分離法で形成されたＮ型半導体
シリコンの単結晶島14の中に第１の実施例と同様にソー
スゲート部が設けられていて、さらにN+層17が単結晶島
14の底面及び側面に形成され、又表面のN+層17とソー
ス、ベース領域の間に、P+層５が形成されている。さら
に単結晶島14の回りに単結晶島15,16が設けられ、単結
晶島15,16の表面にＰ型の拡散抵抗18が抵抗領域として
設けられ、この抵抗領域と単結晶島14のN+層17がアルミ
ニウム膜７で接続され、さらに抵抗領域18のもう一方の
端は、単結晶島14のP+層５にドレイン電極7-1で接続さ
れている。
ている、いわゆる誘電体分離法で形成されたＮ型半導体
シリコンの単結晶島14の中に第１の実施例と同様にソー
スゲート部が設けられていて、さらにN+層17が単結晶島
14の底面及び側面に形成され、又表面のN+層17とソー
ス、ベース領域の間に、P+層５が形成されている。さら
に単結晶島14の回りに単結晶島15,16が設けられ、単結
晶島15,16の表面にＰ型の拡散抵抗18が抵抗領域として
設けられ、この抵抗領域と単結晶島14のN+層17がアルミ
ニウム膜７で接続され、さらに抵抗領域18のもう一方の
端は、単結晶島14のP+層５にドレイン電極7-1で接続さ
れている。
この構成により、第１の実施例の場合と同様に小電流時
にはドレイン電極7-1、拡散抵抗18、N+17、単結晶島1
4、ベース領域21、ソース領域30、ソース電極7-2を通っ
て電流19が流れるが電流19が増加すれば拡散抵抗18の電
圧降下が大きくなりP+層５から電流20が流れる様にな
り、IGBT動作に移行する。このような動作の特性例を第
３〜７図に示す。
にはドレイン電極7-1、拡散抵抗18、N+17、単結晶島1
4、ベース領域21、ソース領域30、ソース電極7-2を通っ
て電流19が流れるが電流19が増加すれば拡散抵抗18の電
圧降下が大きくなりP+層５から電流20が流れる様にな
り、IGBT動作に移行する。このような動作の特性例を第
３〜７図に示す。
第３図は第２の実施例において、P+層５をドレイン電極
に接続せずDMOSFETの動作だけの状態の静特性を示した
ものである。これは当然従来のDMOSFETの静特性であ
る。
に接続せずDMOSFETの動作だけの状態の静特性を示した
ものである。これは当然従来のDMOSFETの静特性であ
る。
第４図はP+層５のみをドレイン電極に接続し、IGBTだけ
の状態の静特性を示したもので、第３図に比べ電流の傾
きが立っており抵抗が下がっているのがわかるが、一方
OV付近では導通がなくなっており小電圧に対する線形性
が失われているのがわかる。これも当然従来のIGBTの静
特性である。
の状態の静特性を示したもので、第３図に比べ電流の傾
きが立っており抵抗が下がっているのがわかるが、一方
OV付近では導通がなくなっており小電圧に対する線形性
が失われているのがわかる。これも当然従来のIGBTの静
特性である。
第５図は第２の実施例の特性を示すもので、2.8V付近ま
ではMOSFETとして動作し、それ以上の電圧ではIGBTとし
て動作しているのがわかる。
ではMOSFETとして動作し、それ以上の電圧ではIGBTとし
て動作しているのがわかる。
第３図、第４図の動作例に比べ小電圧での線型性と、数
Ｖ以上での低抵抗性の両方を兼ね備えているのがわか
る。
Ｖ以上での低抵抗性の両方を兼ね備えているのがわか
る。
第６図及び第７図は抵抗領域（拡散抵抗18）の抵抗値を
第５図に示したものより順次に大きくした場合の特性を
示すもので抵抗の増大につれて小電圧付近での電流は減
少するが逆にIGBT動作への移行電圧は低下し、第３図の
DMOSFETに比べ低抵抗である領域は拡大していることが
わかる。
第５図に示したものより順次に大きくした場合の特性を
示すもので抵抗の増大につれて小電圧付近での電流は減
少するが逆にIGBT動作への移行電圧は低下し、第３図の
DMOSFETに比べ低抵抗である領域は拡大していることが
わかる。
このように、本発明は抵抗領域の抵抗値を任意に調整す
ることにより、MOSFETからIGBTまでの間の任意の特性を
必要に応じて作り出すことができきわめて自由度の高い
素子となる。
ることにより、MOSFETからIGBTまでの間の任意の特性を
必要に応じて作り出すことができきわめて自由度の高い
素子となる。
次に、本発明の第２の実施例の動特性を第８図（ａ），
（ｂ）〜第12図（ａ），（ｂ）を用いて説明する。
（ｂ）〜第12図（ａ），（ｂ）を用いて説明する。
第８図（ａ），（ｂ）はMOSFETとして動作させた場合の
入力信号波形図及び出力信号波形図であり、入力に対し
てきわめて高速に動作しているのがわかる。
入力信号波形図及び出力信号波形図であり、入力に対し
てきわめて高速に動作しているのがわかる。
これに対して、第９図（ａ），（ｂ）は、IGBTとして動
作させた場合の入力信号波形図及び出力信号波形図であ
り、出力信号のオフ時の立ち上りが大きく鈍っており10
μｓ近いオフ時間を要しているのがわかる。これは、IG
BTの場合オフ時にはＮ領域12に蓄積されたキャリアの放
出径路がなく再結合による自然消滅によってしか素子が
オフしないためである。これに対し第10図（ａ），
（ｂ）は本発明の第２の実施例の動特性を示す入力信号
波形図及び出力信号波形図であり、DMOSFETに比べれば
立ち上りが鈍ってはいるがIGBTに比べれば大幅に改善さ
れているのがわかる。これはドレイン部に設けられたN+
層17及び拡散抵抗18を通じてＮ領域12に蓄積されたキャ
リアをオフ時に放出できるようになるため大幅なオフ時
間の改善が可能になるのである。第11図（ａ），
（ｂ）、第12図（ａ），（ｂ）はそれぞれ第８図
（ａ），（ｂ）と第10図（ａ），（ｂ）のオフ時の波形
の時間軸を拡大したものであるが、第11図（ａ），
（ｂ）のMOSFET動作では100ns以下でオフしているのに
対して、第12図（ａ），（ｂ）の本発明の実施例によれ
ば500nsぐらいで、オフしているのがわかり（立上りの
オーバーシュートは、負荷の影響によるもので考慮に入
れない）、IGBTに比較してMOSFETに近いオフ特性が得ら
れているのがわかる。
作させた場合の入力信号波形図及び出力信号波形図であ
り、出力信号のオフ時の立ち上りが大きく鈍っており10
μｓ近いオフ時間を要しているのがわかる。これは、IG
BTの場合オフ時にはＮ領域12に蓄積されたキャリアの放
出径路がなく再結合による自然消滅によってしか素子が
オフしないためである。これに対し第10図（ａ），
（ｂ）は本発明の第２の実施例の動特性を示す入力信号
波形図及び出力信号波形図であり、DMOSFETに比べれば
立ち上りが鈍ってはいるがIGBTに比べれば大幅に改善さ
れているのがわかる。これはドレイン部に設けられたN+
層17及び拡散抵抗18を通じてＮ領域12に蓄積されたキャ
リアをオフ時に放出できるようになるため大幅なオフ時
間の改善が可能になるのである。第11図（ａ），
（ｂ）、第12図（ａ），（ｂ）はそれぞれ第８図
（ａ），（ｂ）と第10図（ａ），（ｂ）のオフ時の波形
の時間軸を拡大したものであるが、第11図（ａ），
（ｂ）のMOSFET動作では100ns以下でオフしているのに
対して、第12図（ａ），（ｂ）の本発明の実施例によれ
ば500nsぐらいで、オフしているのがわかり（立上りの
オーバーシュートは、負荷の影響によるもので考慮に入
れない）、IGBTに比較してMOSFETに近いオフ特性が得ら
れているのがわかる。
なお、拡散抵抗18の代りに、第１の実施例の場合と同様
抵抗性金属等で抵抗を形成してもよく、その場合は単結
晶島15,16を設けなくても、多結晶シリコン13の基板上
に形成可能となる。
抵抗性金属等で抵抗を形成してもよく、その場合は単結
晶島15,16を設けなくても、多結晶シリコン13の基板上
に形成可能となる。
以上説明したように本発明は縦型の絶縁ゲート型電界効
果トランジスタのドレイン領域と並行して導電型の異な
る領域を設け、ドレイン領域を抵抗領域を介してドレイ
ン電極と接続する構成とすることによりラテラルIGBTに
存在していたP+領域26下部のＮ領域12の寄生抵抗を使用
するというレイアウト上の制約を除去できるので、縦型
構造を実現でき、縦型の絶縁ゲート型電界効果トランジ
スタの小電圧に対する線形性及び高速性及び絶縁ゲート
型バイポーラトランジスタの低抵抗性を兼ね備えた半導
体装置が得られる効果がある。
果トランジスタのドレイン領域と並行して導電型の異な
る領域を設け、ドレイン領域を抵抗領域を介してドレイ
ン電極と接続する構成とすることによりラテラルIGBTに
存在していたP+領域26下部のＮ領域12の寄生抵抗を使用
するというレイアウト上の制約を除去できるので、縦型
構造を実現でき、縦型の絶縁ゲート型電界効果トランジ
スタの小電圧に対する線形性及び高速性及び絶縁ゲート
型バイポーラトランジスタの低抵抗性を兼ね備えた半導
体装置が得られる効果がある。
第１図は本発明の第１の実施例の主要部を示す半導体チ
ップの断面図、第２図は本発明の第２の実施例の主要部
を示す半導体チップの断面図、第３図はDMOSFETの静特
性を示す特性図、第４図はIGBTの静特性を示す特性図、
第５〜７図はそれぞれ本発明の第２の実施例の静特性を
示す特性図、第８図（ａ），（ｂ）はDMOSFETの動特性
を示すそれぞれ入力信号波形図及び出力信号波形図、第
９図（ａ），（ｂ）はIGBTの動特性を示すそれぞれ入力
信号波形図及び出力信号波形図、第10図（ａ），（ｂ）
は本発明の第２の実施例の動特性を示すそれぞれ入力信
号波形図及び出力信号波形図、第11図（ａ），（ｂ）は
第８図（ａ），（ｂ）の時間軸を拡大して示す入力信号
波形図及び出力信号波形図、第12図（ａ），（ｂ）は第
10図（ａ），（ｂ）の時間軸を拡大して示す入力信号波
形図及び出力信号波形図、第13図はDMOSFETの主要部を
示す半導体チップの断面図、第14図はIGBTの主要部を示
す半導体チップの断面図、第15図はラテラルIGBTの主要
部を示す半導体チップの断面図である。 １……ソース端子、２……ゲート端子、３……ドレイン
端子、４……抵抗領域、５……P+領域、６……N+領域、
7-1……ドレイン電極、7-2……ソース電極、7-3……Al
ゲート電極、7-4……Al膜、８……ゲート絶縁膜、９…
…シリコンゲート電極、10……電流、11……電流、12…
…Ｎ領域、13……多結晶シリコン基板、14……単結晶
島、15……単結晶島、16……単結晶島、17……N+層、18
……拡散抵抗、19……電流、20……電流、21……Ｐ型ベ
ース領域、22……電流、23……P+層、24……電子流、25
……正孔流、26……P+領域、27……N+領域、28……電
流、29……電流、30……Ｎ型ソース領域、31……Ｐ型半
導体基板、32,33……酸化シリコン膜。
ップの断面図、第２図は本発明の第２の実施例の主要部
を示す半導体チップの断面図、第３図はDMOSFETの静特
性を示す特性図、第４図はIGBTの静特性を示す特性図、
第５〜７図はそれぞれ本発明の第２の実施例の静特性を
示す特性図、第８図（ａ），（ｂ）はDMOSFETの動特性
を示すそれぞれ入力信号波形図及び出力信号波形図、第
９図（ａ），（ｂ）はIGBTの動特性を示すそれぞれ入力
信号波形図及び出力信号波形図、第10図（ａ），（ｂ）
は本発明の第２の実施例の動特性を示すそれぞれ入力信
号波形図及び出力信号波形図、第11図（ａ），（ｂ）は
第８図（ａ），（ｂ）の時間軸を拡大して示す入力信号
波形図及び出力信号波形図、第12図（ａ），（ｂ）は第
10図（ａ），（ｂ）の時間軸を拡大して示す入力信号波
形図及び出力信号波形図、第13図はDMOSFETの主要部を
示す半導体チップの断面図、第14図はIGBTの主要部を示
す半導体チップの断面図、第15図はラテラルIGBTの主要
部を示す半導体チップの断面図である。 １……ソース端子、２……ゲート端子、３……ドレイン
端子、４……抵抗領域、５……P+領域、６……N+領域、
7-1……ドレイン電極、7-2……ソース電極、7-3……Al
ゲート電極、7-4……Al膜、８……ゲート絶縁膜、９…
…シリコンゲート電極、10……電流、11……電流、12…
…Ｎ領域、13……多結晶シリコン基板、14……単結晶
島、15……単結晶島、16……単結晶島、17……N+層、18
……拡散抵抗、19……電流、20……電流、21……Ｐ型ベ
ース領域、22……電流、23……P+層、24……電子流、25
……正孔流、26……P+領域、27……N+領域、28……電
流、29……電流、30……Ｎ型ソース領域、31……Ｐ型半
導体基板、32,33……酸化シリコン膜。
Claims (1)
- 【請求項１】Ｎ（又はＰ）型半導体の表面に選択的に設
けられたＰ（又はＮ）型ベース領域と、前記Ｐ（又は
Ｎ）型ベース領域に選択的に設けられたＮ（又はＰ）型
ソース領域と、前記ソース領域と前記半導体のＮ（又は
Ｐ）型部分で挾まれた前記ベース領域上にゲート絶縁膜
を介して設けられたゲート電極と、前記ベース領域と対
向して選択的に設けられたＰ（又はＮ）型領域と、前記
Ｐ（又はＮ）型領域とオーミック接触して設けられたド
レイン電極と、前記ドレイン電極と抵抗領域を介して接
続されたＮ（又はＰ）型ドレイン領域とを含むことを特
徴とする半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62248311A JPH0680832B2 (ja) | 1987-09-30 | 1987-09-30 | 半導体装置 |
| DE8888116192T DE3876359T2 (de) | 1987-09-30 | 1988-09-30 | Isolierter gate-transistor, verwendbar bei niedriger drain-source-spannung. |
| EP88116192A EP0310112B1 (en) | 1987-09-30 | 1988-09-30 | Insulated gate transistor operable at a low drain-source voltage |
| EP19910119868 EP0478004A3 (en) | 1987-09-30 | 1988-09-30 | Insulated gate transistor operable at a low drain-source voltage |
| US07/611,453 US5060032A (en) | 1987-09-30 | 1990-11-13 | Insulated gate transistor operable at a low-drain-source voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62248311A JPH0680832B2 (ja) | 1987-09-30 | 1987-09-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6489564A JPS6489564A (en) | 1989-04-04 |
| JPH0680832B2 true JPH0680832B2 (ja) | 1994-10-12 |
Family
ID=17176187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62248311A Expired - Lifetime JPH0680832B2 (ja) | 1987-09-30 | 1987-09-30 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5060032A (ja) |
| EP (2) | EP0478004A3 (ja) |
| JP (1) | JPH0680832B2 (ja) |
| DE (1) | DE3876359T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5198688A (en) * | 1989-03-06 | 1993-03-30 | Fuji Electric Co., Ltd. | Semiconductor device provided with a conductivity modulation MISFET |
| JP3182262B2 (ja) * | 1993-07-12 | 2001-07-03 | 株式会社東芝 | 半導体装置 |
| DE4335298C1 (de) * | 1993-10-15 | 1995-03-23 | Siemens Ag | Schaltungsstruktur mit mindestens einem bipolaren Leistungsbauelement und Verfahren zu deren Betrieb |
| US5665988A (en) * | 1995-02-09 | 1997-09-09 | Fuji Electric Co., Ltd. | Conductivity-modulation semiconductor |
| JP2005333055A (ja) * | 2004-05-21 | 2005-12-02 | Toyota Central Res & Dev Lab Inc | 半導体装置 |
| JP2006332199A (ja) * | 2005-05-24 | 2006-12-07 | Shindengen Electric Mfg Co Ltd | ＳｉＣ半導体装置 |
| JP4937213B2 (ja) * | 2008-08-26 | 2012-05-23 | 三菱電機株式会社 | 電力用半導体装置 |
| JP2012186353A (ja) * | 2011-03-07 | 2012-09-27 | Fuji Electric Co Ltd | 複合半導体装置 |
Family Cites Families (8)
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| JPS5864059A (ja) * | 1981-10-14 | 1983-04-16 | Hitachi Ltd | 高耐圧抵抗素子 |
| EP0118007B1 (en) * | 1983-02-04 | 1990-05-23 | General Electric Company | Electrical circuit comprising a hybrid power switching semiconductor device including an scr structure |
| JPS6017026A (ja) * | 1983-07-08 | 1985-01-28 | Nishimura Watanabe Chiyuushiyutsu Kenkyusho:Kk | 金属チタンの製造方法 |
| JPS60170263A (ja) | 1984-02-15 | 1985-09-03 | Nec Corp | 縦型電界効果トランジスタ |
| DE3628857A1 (de) * | 1985-08-27 | 1987-03-12 | Mitsubishi Electric Corp | Halbleitereinrichtung |
| CA1252225A (en) * | 1985-11-27 | 1989-04-04 | Sel Colak | Lateral insulated gate transistors with coupled anode and gate regions |
| JPH0680832B2 (ja) | 1987-09-30 | 1994-10-12 | 日本電気株式会社 | 半導体装置 |
| US4901127A (en) * | 1988-10-07 | 1990-02-13 | General Electric Company | Circuit including a combined insulated gate bipolar transistor/MOSFET |
-
1987
- 1987-09-30 JP JP62248311A patent/JPH0680832B2/ja not_active Expired - Lifetime
-
1988
- 1988-09-30 EP EP19910119868 patent/EP0478004A3/en not_active Withdrawn
- 1988-09-30 EP EP88116192A patent/EP0310112B1/en not_active Expired
- 1988-09-30 DE DE8888116192T patent/DE3876359T2/de not_active Expired - Fee Related
-
1990
- 1990-11-13 US US07/611,453 patent/US5060032A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0310112A2 (en) | 1989-04-05 |
| US5060032A (en) | 1991-10-22 |
| EP0478004A2 (en) | 1992-04-01 |
| JPS6489564A (en) | 1989-04-04 |
| EP0310112A3 (en) | 1989-05-24 |
| EP0478004A3 (en) | 1992-05-06 |
| EP0310112B1 (en) | 1992-12-02 |
| DE3876359D1 (de) | 1993-01-14 |
| DE3876359T2 (de) | 1993-04-01 |
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