JPH0257737B2 - - Google Patents
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- JPH0257737B2 JPH0257737B2 JP58159311A JP15931183A JPH0257737B2 JP H0257737 B2 JPH0257737 B2 JP H0257737B2 JP 58159311 A JP58159311 A JP 58159311A JP 15931183 A JP15931183 A JP 15931183A JP H0257737 B2 JPH0257737 B2 JP H0257737B2
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、CMOS（相補型絶縁ゲート型半導体
装置）回路に係り、特に低電圧電源系回路と高電
圧電源系回路との間で信号電圧の変換を行なうた
めのCMOS電圧変換回路に関する。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to a CMOS (complementary insulated gate semiconductor device) circuit, and in particular to a signal voltage change between a low voltage power supply circuit and a high voltage power supply circuit. This invention relates to a CMOS voltage conversion circuit for performing conversion.
この種の従来のCMOS電圧変換回路は、第１
図に示すように構成されていた。即ち、Viは低
電圧電源VCC（たとえば＋5V系の回路からの入力
電圧であつて、その変化範囲はOV〜＋5Vである。
１はＮチヤンネルMOS−FET（電果効果トラン
ジスタ、以下単にトランジスタと言う）であり、
そのゲートに前記入力電圧Viが入力し、ソース
は接地され、ドレインはＰチヤンネルMOSトラ
ンジスタ２のドレインに接地されると共に
CMOSインバータ３の入力端に接続される。上
記トランジスタT2のゲートは接地され、ソース
は電圧電源Vpp（たとえば＋20Vに接続されてい
る。また、前記CMOSインバータもVpp電源が加
えられている。
This kind of conventional CMOS voltage conversion circuit has a first
It was configured as shown in the figure. That is, Vi is the input voltage from the low voltage power supply V CC (for example, +5 V circuit), and its variation range is O V to +5 V.
1 is an N-channel MOS-FET (field effect transistor, hereinafter simply referred to as a transistor),
The input voltage Vi is input to its gate, its source is grounded, and its drain is grounded to the drain of the P channel MOS transistor 2.
Connected to the input terminal of CMOS inverter 3. The gate of the transistor T2 is grounded, and the source is connected to the voltage power supply Vpp (for example, +20 V ).The CMOS inverter is also connected to the Vpp power supply.
而して、入力電圧Viが0Vのときには、駆動用
のトランジスタ１がオフであり、そのドレインに
は負荷用のトランジスタ２を通じてVpp電源電圧
が現われ、CMOSインバータ３の出力電圧Ｖ
はOVになる。これに対して、入力電圧Viが＋5V
のときには、駆動用のトランジスタ１はオンにな
り、そのドレインの電圧はOVになり、CMOSイ
ンバータの出力電圧はＶはVPP電源電圧にな
る。 Therefore, when the input voltage Vi is 0 V , the driving transistor 1 is off, and the Vpp power supply voltage appears at its drain through the load transistor 2, and the output voltage V of the CMOS inverter 3
becomes OV . In contrast, the input voltage Vi is +5 V
When , the driving transistor 1 is turned on, the voltage at its drain becomes O V , and the output voltage of the CMOS inverter becomes V PP power supply voltage.
上記電圧変換回路においては、負荷素子（トラ
ンジスタ２）が必要であり、駆動用のトランジス
タ１はその負荷が大きければCMOSインバータ
３の入力をOVにするときに大きな駆動力を必要
とすると共に大電流が流れ、負荷を小さくすれば
駆動用トランジスタ１のドレイン電圧の立上りが
遅くなり、CMOSインバータ３の出力電圧Ｖ
の立下りが遅くなるという問題があつた。また、
入力電圧Viが＋5Vの間に、駆動用トランジスタ
１がオンになり、Vpp電源→負荷用トランジスタ
２→駆動用トランジスタ１→接地の経路を貫通す
る直流電流が流れるので、消費電流が大きくなる
欠点があつた。
In the above voltage conversion circuit, a load element (transistor 2) is required, and if the load of the driving transistor 1 is large, a large driving force is required when the input of the CMOS inverter 3 is set to O V , and a large If current flows and the load is reduced, the rise of the drain voltage of the driving transistor 1 will be delayed, and the output voltage V of the CMOS inverter 3 will decrease.
There was a problem that the fall of the signal was delayed. Also,
When the input voltage Vi is +5 V , the driving transistor 1 is turned on and a direct current flows through the path from Vpp power supply → load transistor 2 → driving transistor 1 → ground, so the current consumption is large. It was hot.
本発明は上記の事情に鑑みてなされたもので、
直流電流が流れず、消費電力が少なく、入力信号
を高速で伝達し得るCMOS電圧変換回路を提供
するものである。
The present invention was made in view of the above circumstances, and
The present invention provides a CMOS voltage conversion circuit that does not flow direct current, consumes little power, and can transmit input signals at high speed.
即ち、本発明のCMOS電圧変換回路は、ゲー
トが第１基準電源に接続された第１導電形の第１
のMOSトランジスタT1とゲートが第２基準電源
に接続された第２導電形の第２のMOSトランジ
スタT2の各一端間にコンデンサＣを接続し、各
他端相互を共通接続して高電圧電源系で動作する
CMOSインバータの入力端に接続し、第３基準
電源と前記第２のトランジスタT2の一端との間
にダイオードD1を接続してなり、前記第１のト
ランジスタT1の一端に低電圧電源系からの入力
信号を導き、前記CMOSインバータの出力端か
ら高電圧電源系に変換された信号を導き出すこと
を特徴とするものである。
That is, the CMOS voltage conversion circuit of the present invention has a first conductivity type, the gate of which is connected to the first reference power source.
A capacitor C is connected between each terminal of the MOS transistor T 1 and a second MOS transistor T 2 of the second conductivity type whose gate is connected to the second reference power supply, and the other terminals are commonly connected to each other to generate a high voltage. Operates on power system
A diode D1 is connected to the input end of the CMOS inverter, a diode D1 is connected between a third reference power source and one end of the second transistor T2 , and a low voltage power supply system is connected to one end of the first transistor T1. The device is characterized in that it derives an input signal from the CMOS inverter, and derives a signal converted to a high voltage power supply system from the output terminal of the CMOS inverter.
以下、図面を参照して本発明の一実施例を詳細
に説明する。
Hereinafter, one embodiment of the present invention will be described in detail with reference to the drawings.
第２図はMOS集積回路に形成されたCMOS電
圧変換回路を示しており、Ａは入力ノードであつ
て低電圧系であるVCC電源回路から入力電圧Viが
導かれる。T1〜T4はそれぞれエンハンスメント
(E)型MOSトランジスタであり、T1およびT3はＮ
チヤンネル型、T2およびT4はＰチヤンネル型で
あり、T3およびT4はCMOSインバータＩを形成
している。上記トランジスタT1およびT2はソー
ス相互がコンデンサＣを介して接続され、ドレイ
ン相互が共通接続され、トランジスタT1のゲー
トは第１基準電源V1に接続され、トランジスタ
T2のゲートは第２基準電源V2に接続されている。
上記コンデンサＣとトランジスタT1との接続点
は前記入力ノードＡに接続されており、前記コン
デンサＣとトランジスタT2との接続点（ノード
Ｂ）は第１のダイオードD1を逆方向に介して第
３基準電源V3に接続されている。そして、前記
トランジスタT1，T2のドレイン相互接続点（ノ
ードＤ）は、CMOSインバータＩの入力端に接
続されると共に第２のダイオードD2を順方向に
介して第４基準電源V4に接続されている。なお、
CMOSインバータＩは、上記電源V4と接地端と
の間に接続されており、その出力ノードをＥで表
わしている。また、コンデンサＣはCMOSイン
バータＩの入力端よりも大きい容量値を有するよ
うに形成されている。 FIG. 2 shows a CMOS voltage conversion circuit formed in a MOS integrated circuit, and A is an input node from which an input voltage Vi is derived from a V CC power supply circuit which is a low voltage system. T 1 to T 4 are enhancements respectively
(E) type MOS transistor, T 1 and T 3 are N
T 2 and T 4 are of P channel type, and T 3 and T 4 form a CMOS inverter I. The sources of the transistors T 1 and T 2 are connected to each other via a capacitor C, the drains are commonly connected to each other, the gate of the transistor T 1 is connected to the first reference power supply V 1 , and the transistor
The gate of T 2 is connected to the second reference power supply V 2 .
The connection point between the capacitor C and the transistor T1 is connected to the input node A, and the connection point (node B) between the capacitor C and the transistor T2 is connected through the first diode D1 in the opposite direction. Connected to the third reference power supply V3 . The drain interconnection point (node D) of the transistors T 1 and T 2 is connected to the input terminal of the CMOS inverter I and connected to the fourth reference power supply V 4 through the second diode D 2 in the forward direction. It is connected. In addition,
The CMOS inverter I is connected between the power supply V4 and the ground terminal, and its output node is denoted by E. Further, the capacitor C is formed to have a larger capacitance value than the input terminal of the CMOS inverter I.
次に、上記CMO電圧変換回路の動作を第３図
を参照して説明する。ここで、トランジスタT1
〜T4のそれぞれの閾値電圧をVTN1，VTF2，VTN3，
VTP4、第１のダイオードD1の順方向電圧をVFで
表わすものとする。 Next, the operation of the CMO voltage conversion circuit will be explained with reference to FIG. Here, transistor T 1
The respective threshold voltages of ~ T4 are V TN1 , V TF2 , V TN3 ,
Let V TP4 and the forward voltage of the first diode D 1 be denoted by V F .
Ａ 先ず入力電圧ViがOV→VCCに変化する場合、
(A1) OV≦Vi＜V1−VTN1の範囲ではトランジス
タT1はオンであり、トランジスタT2はオフ
であり、VD＝Viであり、トランジスタT3は
オフ、トランジスタT4はオンであり、出力
電圧ＶはＶ＝V4である。A First, when the input voltage Vi changes from O V → V CC , (A 1 ) O V ≦Vi<V 1 −V In the range of TN1 , transistor T 1 is on, transistor T 2 is off, and V D = Vi, transistor T 3 is off, transistor T 4 is on, and the output voltage V is V = V 4 .
(A2) V1−VTN1≦ｉ≦｜VTF2｜＋VF＋V2−V3の
範囲ではトランジスタT1はオフになり、ト
ランジスタT2はオフのままであり、ノード
Ｄの電圧VDはVD＝V1−VTN1に接続され、Ｖ
ｏ＝V4のままである。 ( A 2 ) V 1 −V TN1 ≦i ≦ |V TF2 | + V is connected to V D = V 1 − V TN1 and V
It remains o= V4 .
(A3) ｜VTF2｜＋VF＋V2−V3＜Vi＜VCCの範囲
ではトランジスタT1はオフのままであり、
トランジスタT2はオンになり、ノードＢの
電位VBによつてインバータＩの入力端のノ
ードＤが充電され、VD＝V3−VF＋Viにな
る。そして、インバータＩの入力閾値電圧
（反転電圧）をV4／２とし、
V1−VTN1＜V4／２＜｜VTP2｜＋V2
としておけば、
Vi＝｜VTP2｜＋VF＋V2−V3
のとき、したがつてノードＤの電圧VDが
VD＝（V3−VF）＋（｜VTF2｜＋VF＋V2−
V3）
＝V2＋｜VTP2｜
まで上昇したとき、トランジスタT3がオフ、
トランジスタT4がオンになり、出力電圧Ｖ
ｏはVCC→OVに反転する。(A 3 ) |V TF2 |+V F +V 2 −V 3 In the range <Vi<V CC , transistor T 1 remains off,
The transistor T 2 is turned on and the potential V B of the node B charges the node D at the input end of the inverter I, so that V D =V 3 -V F +Vi. Then, if the input threshold voltage (inversion voltage) of inverter I is V 4 /2, and V 1 -V TN1 <V 4 /2 < |V TP2 |+V 2 , then Vi=|V TP2 |+V F +V 2 −V 3 , therefore the voltage V D at node D is V D = (V 3 − V F ) + (|V TF2 | +V F +V 2 −
When V 3 ) = V 2 + | V TP2 |, transistor T 3 turns off,
Transistor T4 turns on and the output voltage V
o is reversed from V CC → O V.
Ｂ 次に入力電圧ViがVCC→OVに変化する場合、
(B1) ｜VTP2｜＋VF＋V2−V3＜Vi≦VCCの範囲
ではトランジスタT2はオンであり、トラン
ジスタT1はオフであり、VD＝V3−VF＋Viで
あり、トランジスタT3はオン、トランジス
タT4はオフであり、Ｖ＝OVである。B Next, when the input voltage Vi changes from V CC → O V , (B 1 ) |V TP2 |+V F +V 2 −V 3 In the range of <Vi≦V CC , transistor T 2 is on, and transistor T 1 is off, V D =V 3 −V F +Vi, transistor T 3 is on, transistor T 4 is off, and V= OV .
(B2) V1−VTN1≦Vi≦｜VTP2｜＋VF＋V2−V3の
範囲ではトランジスタT2はオフになり、ト
ランジスタT1はオフのままであり、VD＝｜
VTP2｜＋V2に保持され、Ｖ＝OVのままで
ある。(B 2 ) V 1 −V TN1 ≦Vi≦|V TP2 |+V F In the range of +V 2 −V 3 , transistor T 2 is turned off, transistor T 1 remains off, and V D = |
It is held at V TP2 |+V 2 and remains at V =OV.
(B3) OV≦Vi＜V1−VTN1の範囲ではトランジス
タT2はオフのままであり、トランジスタT1
はオンになり、VD＝Viである。そして、Vi
＝V1−VTN1のとき、トランジスタT1がオン
になり、ノードＤの電圧VDがVD＝V1−VTN1
になり、トランジスタT3がオフ、トランジ
スタT4がオンになり、出力電圧ＶはOV→
VCCに反転する。(B 3 ) O In the range of V ≤ Vi < V 1 −V TN1 , transistor T 2 remains off, and transistor T 1
turns on and V D = Vi. And Vi
When = V 1 - V TN1 , transistor T 1 is turned on and the voltage V D at node D becomes V D = V 1 - V TN1
, transistor T 3 is turned off, transistor T 4 is turned on, and the output voltage V is O V →
Flip to V CC .
なおトランジスタT1がオンになつたとき、
ノードＤの電荷を入力ノードＡへ放電してノ
ードＤの電位VDをViに引き下げるのである
が、このときノードＤの電位VDが高過ぎる
と上記放電に時間がかかり過ぎるので、第２
のダイオードD2によつてノードＤの電位VD
の最大値をV4電源電位に抑えている。 Note that when transistor T1 is turned on,
The charge at node D is discharged to input node A to lower the potential V D at node D to Vi, but at this time, if the potential V D at node D is too high, the above discharge takes too much time, so the second
The potential of node D V D due to the diode D 2 of
The maximum value of is suppressed to V4 power supply potential.
上記したようなCMOS電圧変換回路によれば、
基準電源V4を高電圧系とすれば、低電圧系VCCか
ら高電圧系V4への信号電圧変換が可能である。
そして、トランジスタT1，T2のスイツチ動作の
組み合わせによつてノードＤの電位VDがヒステ
リシス特性を持つので、インバータＩの入力電位
はその閾値電圧V4／２の両側で変化し、出力電圧Ｖ
ｏの立上り、立下りは急峻になり、信号電達が高
速に行なわれる。また、安定状態において電源・
接地端間を貫通する直流電流が流れることはな
く、消費電流は少ない。 According to the CMOS voltage conversion circuit as described above,
If the reference power supply V 4 is a high voltage system, signal voltage conversion from the low voltage system V CC to the high voltage system V 4 is possible.
Since the potential V D at node D has hysteresis characteristics due to the combination of the switch operations of transistors T 1 and T 2 , the input potential of inverter I changes on both sides of its threshold voltage V 4 /2, and the output voltage The rise and fall of V o becomes steep, and signal transmission is carried out at high speed. Also, in a stable state, the power supply
No direct current flows between the ground terminals, so current consumption is low.
なお、前記第１のダイオードD1として、第４
図に示すようにドレイン・ゲート相互が接続され
たＮチヤンネルＥ型MOSトランジスタT5あるい
は第５図に示すようにドレイン・ゲート相互が接
続されたＰチヤンネルＥ型MOSトランジスタT6
を使用してもよい。即ち、第４図のＮチヤンネル
トランジスタT5は、ドレイン・ゲートが基準電
源V3に接続され、ソースがノードＢに接続され、
基板領域（Ｐ型）が最低電位端（接地端）に接続
されている。また、第５図のＰチヤンネルトラン
ジスタT5は、ドレイン・ゲートがノードＢに接
続され、ソースが基準電源V3に接続されている。
この場合、基準電源V1〜V3の電圧をたとえばVCC
にすれば、ノードＢの電圧VBの最大値は約2VCC
になるので、上記ノードＢにソースが接続される
トランジスタT5，T2（第２図参照）の基板領域
（Ｎ型）を最高電位端（たとえば2VCC電位端）に
接続しておくものとする。 Note that as the first diode D1 , the fourth diode
An N-channel E-type MOS transistor T5 whose drain and gate are connected to each other as shown in the figure or a P-channel E-type MOS transistor T6 whose drain and gate are connected to each other as shown in FIG.
may be used. That is, the N-channel transistor T5 in FIG. 4 has its drain and gate connected to the reference power supply V3 , and its source connected to the node B.
The substrate region (P type) is connected to the lowest potential end (ground end). Further, the P channel transistor T5 shown in FIG. 5 has its drain and gate connected to the node B, and its source connected to the reference power supply V3 .
In this case, the voltage of the reference power supply V 1 to V 3 is set to, for example, V CC
, the maximum value of voltage V B at node B is approximately 2V CC
Therefore, the substrate regions (N type) of transistors T 5 and T 2 (see Figure 2) whose sources are connected to the above node B should be connected to the highest potential end (for example, 2V CC potential end). do.
また、上記第１のダイオードD1は１個に限ら
ず、複数個直列接続してもよい。 Further, the number of the first diodes D1 is not limited to one, and a plurality of the first diodes D1 may be connected in series.
また、第２図のノードＤの電圧VDを安定に保
持する目的で、ノードＤのリーク電流を補償する
ために第６図に示すように負荷素子（たとえばＰ
チヤンネルMOSトランジスタT7）を追加しても
よい。このトランジスタT7は、ソースが第４基
準電源V4に接続され、ゲートが出力ノードＥに
接続され、ドレインがノードＤに接続され、基板
領域（Ｎ型）が基準電源V4に接続されたもので
あり、リーク電流補償用であるからデイメンジヨ
ンは非常に小さいものである。また、上記トラン
ジスタT7のドレイン・基板領域間に存在するPN
接合を第２のダイオードD2の代わりとして利用
することが可能である。 In addition, in order to maintain the voltage V D of node D in FIG. 2 stably, a load element (for example, P
A channel MOS transistor T 7 ) may be added. This transistor T 7 has a source connected to the fourth reference power supply V 4 , a gate connected to the output node E, a drain connected to the node D, and a substrate region (N type) connected to the reference power supply V 4 Since it is used for leakage current compensation, the dimension is very small. Also, the PN existing between the drain and substrate regions of the transistor T7
It is possible to use a junction as a replacement for the second diode D2 .
なお、上記各実施例において、第２のダイオー
ドD2は必らずしも使用しなくてもよく、省略し
てもよい。 Note that in each of the above embodiments, the second diode D2 does not necessarily need to be used and may be omitted.
また、第１〜第４基準電源（V1〜V4）、低電圧
系電源VCCとして、上記実施例では正電圧を用い
たが、負電圧を用いる場合には使用トランジスタ
のＰチヤンネルとＮチヤンネルとを逆にすればよ
い。 Furthermore, although positive voltages were used in the above embodiments as the first to fourth reference power supplies (V 1 to V 4 ) and the low-voltage power supply V CC , in the case of using negative voltages, the P channel and N Just reverse the channel.
上述したように本発明のCMOS電圧変換回路
によれば、直流電流が流れず、消費電力が少な
く、入力信号を高速で伝達することができる。
As described above, according to the CMOS voltage conversion circuit of the present invention, no direct current flows, the power consumption is low, and input signals can be transmitted at high speed.
第１図は従来のCMOS電圧変換回路を示す回
路図、第２図は本発明に係るCMOS電圧変換回
路の一実施例を示す回路図、第３図は第２図の動
作説明のために示す特性図、第４図および第５図
はそれぞれ第２図のダイオードD1の具体例を示
す回路図、第６図は本発明の他の実施例を示す回
路図である。
T1〜T7……MOSトランジスタ、Ｃ……コンデ
ンサ、D1……ダイオード、Ｉ……CMOSインバ
ータ、Ａ……入力ノード、Ｅ……出力ノード、
V1〜V4……電源。
Fig. 1 is a circuit diagram showing a conventional CMOS voltage conversion circuit, Fig. 2 is a circuit diagram showing an embodiment of the CMOS voltage conversion circuit according to the present invention, and Fig. 3 is shown for explaining the operation of Fig. 2. The characteristic diagrams, FIGS. 4 and 5 are circuit diagrams showing specific examples of the diode D1 in FIG. 2, and FIG. 6 is a circuit diagram showing another embodiment of the present invention. T1 to T7 ...MOS transistor, C...capacitor, D1 ...diode, I...CMOS inverter, A...input node, E...output node,
V1 to V4 ...Power supply.
Claims (1)
ノードに接続された第１導電形のMOSトランジ
スタT1と、 ゲートが第２基準電源に接続された第２導電形
のMOSトランジスタT2と、 この第２導電形のMOSトランジスタT2の一端
と第３基準電源との間に接続されたダイオード
と、 上記MOSトランジスタT1，T2の各他端相互接
続点と出力ノードとの間に接続され第４基準電源
を動作電源とするCMOSインバータと、 前記MOSトランジスタT1，T2の各一端相互間
に接続され、前記CMOSインバータの入力端よ
りも大きい容量値を有するコンデンサと を具備することを特徴とするCMOS電圧変換回
路。 ２ 前記ダイオードは、ドレインおよびゲートが
前記第３基準電源に接続され、ソースが前記第２
導電形のMOSトランジスタT2の一端に接続され
た第１導電形のMOSトランジスタであることを
特徴とする前記特許請求の範囲第１項記載の
CMOS電圧変換回路。 ３ 前記ダイオードは、ソースが前記第３基準電
源に接続され、ドレインおよびゲートが前記第２
導電形のMOSトランジスタT2の一端に接続され
た第２導電形のMOSトランジスタであることを
特徴とする前記特許請求の範囲第１項記載の
CMOS電圧変換回路。 ４ ゲートが第１基準電源に接続され一端が入力
ノードに接続された第１導電形のMOSトランジ
スタT1と、 ゲートが第２基準電源に接続された第２導電形
のMOSトランジスタT2と、 この第２導電形のMOSトランジスタT2の一端
と第３基準電源との間に接続されたダイオード
と、 上記MOSトランジスタT1，T2の各他端相互接
続点と出力ノードとの間に接続され第４基準電源
を動作電源とするCMOSインバータと、 前記MOSトランジスタT1，T2の各一端相互間
に接続され、前記CMOSインバータの入力端よ
りも大きい容量値を有するコンデンサと、 前記CMOSインバータの入力端にドレインが
接続され、前記出力ノードにゲートが接続され、
前記第４基準電源にソースが接続された第２導電
形のMOSトランジスタT7と を具備することを特徴とするCMOS電圧変換回
路。[Claims] 1. A MOS transistor T1 of a first conductivity type whose gate is connected to a first reference power source and one end connected to an input node; and a MOS transistor T1 of a second conductivity type whose gate is connected to a second reference power source. MOS transistor T 2 , a diode connected between one end of this second conductivity type MOS transistor T 2 and a third reference power supply, and an interconnection point of each other end of the MOS transistors T 1 and T 2 and an output. a CMOS inverter connected between the node and using the fourth reference power source as an operating power source; and a CMOS inverter connected between one end of each of the MOS transistors T 1 and T 2 and having a larger capacitance value than the input end of the CMOS inverter. A CMOS voltage conversion circuit characterized by comprising a capacitor. 2 The diode has a drain and a gate connected to the third reference power source, and a source connected to the second reference power source.
Claim 1, characterized in that the MOS transistor is a first conductivity type MOS transistor connected to one end of a conductivity type MOS transistor T2 .
CMOS voltage conversion circuit. 3 The diode has a source connected to the third reference power source, and a drain and a gate connected to the second reference power source.
Claim 1, characterized in that the MOS transistor is a second conductivity type MOS transistor connected to one end of a conductivity type MOS transistor T2 .
CMOS voltage conversion circuit. 4. A MOS transistor T 1 of a first conductivity type whose gate is connected to a first reference power supply and one end connected to an input node; and a MOS transistor T 2 of a second conductivity type whose gate is connected to a second reference power supply; A diode connected between one end of the second conductivity type MOS transistor T 2 and the third reference power supply, and a connection point between the other ends of the MOS transistors T 1 and T 2 and the output node. a CMOS inverter that uses a fourth reference power source as its operating power source; a capacitor connected between one end of each of the MOS transistors T 1 and T 2 and having a capacitance value larger than that of the input end of the CMOS inverter; a drain is connected to the input terminal of the , a gate is connected to the output node,
A CMOS voltage conversion circuit comprising a second conductivity type MOS transistor T7 whose source is connected to the fourth reference power source.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58159311A JPS6051324A (en) | 1983-08-31 | 1983-08-31 | Cmos voltage converting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58159311A JPS6051324A (en) | 1983-08-31 | 1983-08-31 | Cmos voltage converting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6051324A JPS6051324A (en) | 1985-03-22 |
| JPH0257737B2 true JPH0257737B2 (en) | 1990-12-05 |
Family
ID=15691023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58159311A Granted JPS6051324A (en) | 1983-08-31 | 1983-08-31 | Cmos voltage converting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6051324A (en) |
-
1983
- 1983-08-31 JP JP58159311A patent/JPS6051324A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6051324A (en) | 1985-03-22 |
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