JPH0258127A - 命令先行制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［ｌＲ要］ ジャンプアンドリンク命令時における命令先行υＩＩＩ
Ｉ方式に関し、 処理能力の向上を図ることを目的とし、メモリデータバ
スを受ける第１の先行命令レジスタと、該第１の先行命
令レジスタの出力を受【プる第２の先行命令レジスタと
、これら第１及び第２の先行命令レジスタの出力を受け
そのいずれか一方をセレクトして出力するセレクタと、
ジャンプアンドリンク命令時にその復帰を検出して前記
第２の先行命令レジスタの出力をセレクトするようにセ
レクタにセレクト信号を与える復帰検出部と、前記セレ
クタの出力を受ける命令レジスタとを具備して構成する
。

し産業上の利用分野］ 本発明はジャンプアンドリンク命令時における命令先行
制御方式に関する。

電子計算機や電子交換機に用いられる中央処理装置では
、処理速度向上のため命令を先行して先取りする先行Ｉ
！Ｊａｉｌが用いられている。この種の先行制御は、一
般の命令実行時には有効であるが、ジャンプ系の命令時
には先取りした命令は使用できないため、直接メモリへ
アクセスしなければならず、処理速度向上の妨げとなっ
ている。

１従来の技術フ 第７図は従来方式の構成概念図である。図において、１
はメモリデータを受ける先行命令レジスタ（ＰＲＩＲ）
、２は該先行命令レジスタ１の出力を受ける命令レジス
タ（ＩＲ）、３は該命令レジスタ２の出力を受けるマイ
クロプログラム（μＰ）、４は該マイクロプログラム３
の出力を解読するデコーダである。このように構成され
た回路において、実行される命令は命令レジスタ２に入
れられ、マイクロプログラム３により実行される。

次に実行される命令は先行命令レジスタ１に先行制御に
よって格納されており、命令レジスタ２の命令が終了す
るとその内容が命令レジスタ２に移される。なお、実行
命令のアドレスは、先行命令レジスタ１の出力をアドレ
ス計算部（図示せず〉で計算して求められる。

第８図は、第７図に示す装置におけるジャンプアンドリ
ンク命令〈以下ＪＬ命令と略す）によるサブルーチンジ
ャンプ動作時のタイムチャートである。（イ）は先行命
令レジスタ２の動作を、く口）は命令レジスタ２の動作
をそれぞれ示している。ｍｌ地の命令がＪＬ命令であっ
た場合には、自命令アドレス＋１の値（ｍ＋１）を指定
するレジスタに格納しておいて、指定先（ｎ番地）にジ
ャンプする。

ジャンプ先での処理が終了したら、先のアドレスを格納
したレジスタの内容（ｍ＋１）をジャンプ先アドレスと
して無条件ジャンプを行えば、ＪＬ命令の次の命令に戻
ることができる。これにより、あるプログラムから別の
プログラムへいったん分岐し、再び元のプログラムへ戻
るというサブルーチン動作を行う。

第９図はジャンプアンドリンク命令の動作を示す図であ
る。ｍ番地で次命令アドレス（ｍ＋１＞を指定するレジ
スタに格納してｎ番地にジャンプして当該命令を実行し
、ｎ＋１番地で前記レジスタに格納した内容をアドレス
としてｍ＋１番地にリターンする。つまり、第８図に示
すようにＪＬ命令実行時、次の命令（ｍ＋１番地の命令
）が先行命令レジスタ１に格納されるが、ＪＬ命令の命
令フェッチによって先のｍ＋１番地の命令は捨てられ、
ジャンプ先であるｎ番地の命令が先行命令レジスタ１へ
格納される。

次にこのｎ番地の命令は命令レジスタ２に移され、実行
される。そして、先行命令レジスタ１には次の命令（ｎ
＋１番地の命令）が格納される。

ここで、ｎ＋１番地の命令がリターンのためのＪ命令と
すると、第８図のように戻り先であるｍ　−）−１番地
（ＪＬ命令の次番地）の命令が先行命令レジスタ１に格
納され、ｍ＋１番地へのリターンが行われる。

［発明が解決しようとする課題］ 従来の方式では、第８図に示すようにＪＬ命令の次命令
（ｍ＋１番地の命令）が−旦先行命令レジスタ１に入る
が、ＪＬ、Ｉｔ命令実行時捨てられ、リターンのジャン
プ命令（Ｊ命令）時に再びフェッチされる。ＪＬ命令実
行時には再び次命令へ戻ってくる可能性が非常に高く、
その次命令を一旦捨てて再びフェッチしなおすのは効率
が悪く、またフェッチのためＪ命令もサイクルが長くな
ってしまう。

本発明はこのような課題に鑑みてなされたものであって
、処理能力の向上を図ることができる命令先行制御方式
を提供することを目的としている。

［課題を解決するための手段］ 第１図は本発明の原理ブロック図である。図において、
１１はメモリデータバスを受ける第１の先行命令レジス
タ（ＰＲＩＲｌ）、１２は該第１の先行命令レジスタ１
１の出力を受ける第２の先行命令レジスタ（ＰＲＩＲ２
＞、１３はこれら第１及び第２の先行命令レジスタ１１
．１２の出力を受けそのいずれか一方をセレクトして出
力するセレクタ、１４はＪＬ＃今時にその復帰を検出し
て前記第２の先行命令レジスタ１２の出力をセレクトす
るようにセレクタ１３にセレクト信号を与える復帰検出
部、１５は前記セレクタ１３の出力を受ける命令レジス
タである。

［作用］ 例えばｍ番地の命令がＪ　Ｌ命令であったものとすると
、次のｍ＋１番地の命令は第１の先行命令レジスタ１１
から第２の先行命令レジスタ１２に移される。そして、
ジャンプ先の命令の実行が終了すると、復帰検出部１４
はサブルーチンからの復帰を検出し、セレクタ１３を第
２の先行命令レジスタ１２側に切り替える。この結果、
リターン後のｍ＋１番地からの命令がセレクタ１３を介
して命令レジスタ１５に与えられ、速やかに次命令を実
行できるので、処理能力を向上させることができる。

「実施例］ 以下、図面を参照して本発明の実施例を詳細に説明する
。

第２図は本発明の一実施例を示す構成ブロック図である
。第１図と同一のものは、同一の符号を付して示ず。図
において、１６は命令レジスタ（ｒＲ）１５の出力を受
けるマイクロプログラム（μＰ）、１７は該マイクロプ
ログラム１６の命令出力をデコードするデコーダである
。該デコーダ１７の出力は、復帰検出部１４に与えられ
ている。１８はセレクタ１３の出力及び復帰検出部１４
の出力を受けてアドレス計算を行うアドレス計算部、１
９は該アドレス計算部１８の出力を保持するメモリアド
レスレジスタ（ＭＡＲ）である。

２０は第２の先行命令レジスタ１２の内容の無効を検出
する無効検出部、２１は復帰検出部１４の出力を受ける
待ち（ｗａ　ｉ　ｔ　）投入部、２２は該Ｗａｉｔ投入
部２１の出力を受けてメモリの制御を行うメモリ制御部
である。このように構成された回路の動作を第３図に示
すタイミングチャー１−を参照しつつ説明すると、以下
のとおりである。

第３図において、（イ）はＰＲＩＲＩの、（ロ）はＰＲ
ＩＲ２の、（ハ）はセレクタ１５の、（ニ）は命令レジ
スタ１５の、（ホ）はメモリアドレスレジスタ１９のそ
れぞれ動作を示している。第３図に示すタイミングチャ
ートのようにＪＬ命令が実行された場合には、現在用１
の先行命令レジスタ１１に入っている次命令〈ｍ＋１番
地の命令）を第２の先行命令レジスタ１２に移しく退避
し）、ジャンプ先であるｎ番地の命令へ移る。

ジャンプ先でリターンのためのＪ命令が復帰検出部１４
で検出されると、セレクタ１３により第２の先行命令レ
ジスタ１２が選択され、その内容が命令レジスタ１５及
びアドレス計算部１８に送られる。アドレス計算部１８
は、リターン検出により次々命令（ｍ＋２番地の命令）
のアドレス（ｍ＋２）をメモリアドレスレジスタ１９に
セットし、メモリ制御部２２によりｍ＋２番地の命令フ
ェッチが行われる。本発明によれば、リターンのＪ命令
時にその命令に対してはメモリフェッチを行う必要がな
く、その次の命令についてフェッチを行えばよい。その
ため、げターンのＪ命令のサイクル数を削減できく第３
図では４サイクル→２サイクルに減少）、処理能力の向
上を図ることができる。

また、ジャンプ命令（Ｊ命令）にはリターンでない一般
のジャンプもあるため、復帰検出部１４より復帰信号が
検出されず、かつＪ命令実行時にはｗａｉｔ投入部投入
部上１待ちサイクルがＪ命令に投入され、・ジャンプ先
及びジャンプ先＋１の命令がフェッチされる。更に、第
２の先行命令レジスタ１２へ格納されている命令がリタ
ーン前に轡き替えられる等によってその内容が使用でき
なくなった場合、無効検出部２０はそれを検出し、復帰
検出部１４に知らせる。この結果、第２の先行命令レジ
スタ１２の内容は無効となる。

第４図は第１の実施例の具体的構成例を示す図である。

第２図と同一のものは、同一の符号を付して示す。復帰
検出部１４はロケーションレジスタ（ＬＲ２）１４ａ、
比較器１４ｂ及びアンドゲート１４Ｃより構成され、ア
ドレス計算部１８は、加算器１８ａ、＋１加算器１８ｔ
）及びセレクタ１８Ｃより構成されている。無効検出部
２０は、アンドゲート２０ａ、オアゲート２０ｂ及びＳ
Ｒフリップ７０ツブ２０ｃより構成され、ｗａｉｔ投入
部２１はアンドゲート２１ａ及びタイミング発生部２１
ｂより構成されている。２０′はロケーションレジスタ
（ＬＲ２＞１４ａと接続されたロケーションレジスタ（
ＬＲｌ）である。

このように構成された回路において、ＪＬ命令が実行さ
れると、マイクロプログラム１６のデコード出力（図の
■）により第１の先行命令レジスタ１１の内容が第２の
先行命令レジスタ１２へ、ロケーションレジスタ２０’
　の内容がロケーションレジスタ１４ａに移されると共
に、ＳＲフリップフロップ２０Ｃがセットされる。ここ
で、ロケーションレジスタ２０′には、現在実行中の命
令アドレス＋１の内容が入っている。つまり、ロケーシ
ョンレジスタ１４ａには第２の先行命令レジスタ１２に
入った命令のアドレスが入っていることになる。そして
、アドレス計算部１８の出力とロケーションレジスタ１
４ａの内容は常時比較器１４ｂによって比較されている
。

今、アドレス計算部１８の出力とロケーションレジスタ
１４ａの内容が一致し、かつＪ命令の実行であり（図の
■信号にて判定できる）、更にＳＲフリップフロップ２
０ｃがセットされている時、アンドゲート１４ｂの出力
がアクチブとなる。これによりセレクタ１３によって第
２の先行命令レジスタ１２の内容が選択されると共に、
アドレス計算部１８ではぐ計算されたアドレス〉＋１の
内容がセレクタ１８Ｃによりセレクトされ、メモリアド
レスレジスタ１９にセットされる。それと同時にＳＲフ
リップフロップ２０ｃはクリアされ、第２の先行命令レ
ジスタ１２の内容は無効になる。

方、アドレス計算部１８の出力とロケーションレジスタ
１４ａの内容が一致し、かつメモリへの書込み信号が出
ている時には、ＳＲフリップフロップ２０ｃはクリアさ
れ、第２の先行命令レジスタ１２の内容は無効となる。

また、Ｊ命令でもアンドゲート１４Ｃ出力がアクチブで
ない時には、リターンではないと判所し、タイミング発
生部２１ｂによって適当なｗａ　ｉ　ｔサイクルがメモ
リ制御部（図示せず）に対して投入される。本例では、
復帰検出と無効検出を１個の比較器１４ｂで兼用してい
る。

第５図は本発明の第２の実施例の構成ブロック図である
。第２図と同一のものは、同一の符号を付して示す。図
に示す実施例は、Ｒｅ９１〜Ｒｅｇｎよりなるレジスタ
群３０に対応してフラグ群３１を設けたものである。３
２はレジスタ（ＲＥＧ）選択信号により必要なレジスタ
を選択するセレクタである。復帰検出部３３は、アンド
ゲート３３ａ、　該アンドゲート３３ａの出力及びＪ命
令を受けるアクトゲート３３ｂより構成されている。

アンドゲート３３ａには、レジスタ選択信号及びフラグ
選択信号が入っている。３４はレジスタ再送み（ｗｒｉ
ｔｅ）信号及びアンドゲート３３ａ出力を受けるアンド
ゲート、３５は該アンドゲート３４．メモリーき替え信
号及びアンドゲート３３ｂ出力を受けるオアゲートであ
るａ咳オアゲート３５はフラグ群３１にリセット信号と
して入つている。

このように構成された回路において、ＪＬ命令が実行さ
れるとアドレス格納用に指定されたレジスタに対応する
フラグがセットされる。同時に第１の先行命令レジスタ
１１の内容が第２の先行命令レジスタ１２に移される。

Ｊ命令が実行され、かつその時指定されたレジスタのフ
ラグが・セットされている時はζアンドゲート３３ｂ出
力がアクチブになり、第２の先行命令レジスタ１２及び
アドレス計算部１８の（アドレス）＋１が選択される。

また、フラグがセットされているレジスタが書き替えら
れた時は、アンドゲート３４によりフラグがクリアされ
る。また、現在第２の先行命令レジスタ１２に入ってい
る命令が言き替えられた場合も同様にフラグがクリアさ
れる。但し、書き替えられたかどうかを検出するために
第４図と同様の回路が必要となる。

第６図は本発明の第３の実施例の要部構成図である。第
５図と同一のものは、同一の符号を付して示す。図に示
す実施例は、Ｊし命令時に使用したレジスタ番号をレジ
スタ４０に格納しておき、Ｊ命令実行時にレジスタ４０
の内容と同じレジスタが使用された場合にはアンドゲー
ト４２がアクチブとなり、その出力がセレクタ３２に送
られる。

また、レジスタ４０の内容と同じレジスタが書き替えら
れた時には、レジスタ４０はオアゲート３５の出力によ
りクリア（リセット）される。また、第５図の実施例と
同様、メモリへの書き替えがあった場合もレジスタ４０
はクリアされる。メモリ古き替え検出が別に必要なのは
、第５図と同じである。第５図、第６図の実施例ではＪ
Ｌ命令時と異なるレジスタでリターンした場合には、四
通のＪ命令として実行される。

［発明の効果］ 以上、詳細に説明したように、本発明によればＪＬ命令
の次命令を捨てることなく利用できるので、Ｊ命令のサ
イクル数を削減することができるため、処理能力を向上
させることができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す構成ブロック図、 第３図は各部の動作を示すタイミングチャート、第４図
は第１の実施例の具体的構成例を示す図、第５図は本発
明の第２の実施例の構成ブロック図、 第６図は本発明の第３の実施例の要部構成図、第７図は
従来方式の構成概念図、 第８図は従来方式のタイミングチャート、第９図はジャ
ンプアンドリンク命令の動作を示す図である。 第１図において、 １１は第１の先行命令レジスタ、 １２は第２の先行命令レジスタ、 １３はセレクタ、 １４は復帰検出部、 １５は命令レジスタである。 メ玉り丁−タハス 第１図 第７図

Claims (1)

1. 【特許請求の範囲】 メモリデータバスを受ける第１の先行命令レジスタ（１
   １）と、 該第１の先行命令レジスタ（１１）の出力を受ける第２
   の先行命令レジスタ（１２）と、これら第１及び第２の
   先行命令レジスタ（１１）、（１２）の出力を受けその
   いずれか一方をセレクトして出力するセレクタ（１３）
   と、 ジャンプアンドリンク命令時にその復帰を検出して前記
   第２の先行命令レジスタ（１２）の出力をセレクトする
   ようにセレクタ（１３）にセレクト信号を与える復帰検
   出部（１４）と、 前記セレクタ（１３）の出力を受ける命令レジスタ（１
   ５）とを具備して構成される命令先行制御方式。