JPH0353322A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH0353322A JPH0353322A JP18751189A JP18751189A JPH0353322A JP H0353322 A JPH0353322 A JP H0353322A JP 18751189 A JP18751189 A JP 18751189A JP 18751189 A JP18751189 A JP 18751189A JP H0353322 A JPH0353322 A JP H0353322A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- address
- jump
- register
- microinstruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 10
- 230000000630 rising effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は．情報処理装置に関する。
［従来の技術コ
従来，この種の情報処理装置では，プロセッサは，ジャ
ンプ命令を実行する場合，命令大行時にジャンプ条件が
成立するとジャンプアドレスを虜算し，その結果をアド
レスバスに出力して，次の命令を記憶部より取り出して
いた。
ンプ命令を実行する場合，命令大行時にジャンプ条件が
成立するとジャンプアドレスを虜算し，その結果をアド
レスバスに出力して，次の命令を記憶部より取り出して
いた。
［発明が解決しようとする課題コ
上述した従来の情報処理装置では，ジャンプ命令を実行
する場合，ジャンプ条件の成立の有無とジャンプアドレ
スの演算を同一命令サイクルで行なっていたので，命令
の実行サイクルが遅くなるという欠点がある。
する場合，ジャンプ条件の成立の有無とジャンプアドレ
スの演算を同一命令サイクルで行なっていたので，命令
の実行サイクルが遅くなるという欠点がある。
［課題を解決するための手段］
本発明による情報処理装置は，実行すべき命令を保持す
る第１の命令レジスタと，実行すべき命令が格納されて
いた記憶部の次のアドレスに格納されている命令を保持
する第２の命令レジスタと，第２の命令レジスタに保持
された命令がジャンプ命令の時．そのジャンプ条件が成
立した場合のジャンプ先のアドレスを格納するアドレス
レジスタとを有している。
る第１の命令レジスタと，実行すべき命令が格納されて
いた記憶部の次のアドレスに格納されている命令を保持
する第２の命令レジスタと，第２の命令レジスタに保持
された命令がジャンプ命令の時．そのジャンプ条件が成
立した場合のジャンプ先のアドレスを格納するアドレス
レジスタとを有している。
［実施例コ
次に，本発明について図面を参照して説明する。
第１図は本発明の一実施例による情報処理装置の構成を
示すブロック図である。本実施例の情報処理装置は，第
ｌのマイクロ命令レジスタ１，第２のマイクロ命令レジ
スタ２．命令デコーダ３，ジャンプ命令デコーダ４，マ
イクロ命令記憶部５，ジャンプアドレスを格納する第１
アドレスレジスタ６．次のアドレスを格納する第２のア
ドレスレジスタ７，ジャンプアドレスを漬算するための
第１のアドレス濱算回路８，次のアドレスを演算する第
２のアドレス濱算回路９，及び第１及び第２のアドレス
線１０及び１１を有する。
示すブロック図である。本実施例の情報処理装置は，第
ｌのマイクロ命令レジスタ１，第２のマイクロ命令レジ
スタ２．命令デコーダ３，ジャンプ命令デコーダ４，マ
イクロ命令記憶部５，ジャンプアドレスを格納する第１
アドレスレジスタ６．次のアドレスを格納する第２のア
ドレスレジスタ７，ジャンプアドレスを漬算するための
第１のアドレス濱算回路８，次のアドレスを演算する第
２のアドレス濱算回路９，及び第１及び第２のアドレス
線１０及び１１を有する。
本情報処理装置は．第２図に示す様に．クロックの立上
がりにより１プログラム命令を実行すると，その命令に
従って次の命令をフェッチしてくるためのアドレスを第
１のアドレス線１０より出力する。出力されたアドレス
により．マイクロ命令記憶部５より次のプログラム命令
を読出し，次のクロックの立上がりで実行を開始し，そ
れらをくり返す。これらは，従来通りである。
がりにより１プログラム命令を実行すると，その命令に
従って次の命令をフェッチしてくるためのアドレスを第
１のアドレス線１０より出力する。出力されたアドレス
により．マイクロ命令記憶部５より次のプログラム命令
を読出し，次のクロックの立上がりで実行を開始し，そ
れらをくり返す。これらは，従来通りである。
ここで，マイクロ命令記憶部５は，たとえば，デュアル
ボートメモリで構成されていて，第１のアドレス線１０
には実行するアドレス値が出力される。同時に．第２の
アドレス線１１には，第１のアドレス線１０の次のアド
レス値が出力される。
ボートメモリで構成されていて，第１のアドレス線１０
には実行するアドレス値が出力される。同時に．第２の
アドレス線１１には，第１のアドレス線１０の次のアド
レス値が出力される。
それぞれのアドレスの出力データは，それぞれ，第１及
び第２のマイクロ命令レジスタ１及び２に出力され，ク
ロックの立上りで保持される。第１のマイクロ命令レジ
スタ１に保持された命令は，命令デコーダ３によりデコ
ードされ，命令が実行される。第２のマイクロ命令レジ
スタ２に保持された命令は．第１のマイクロ命令レジス
タ１に保持される命令がジャンプ命令である場合を除き
，次に実行されるべき命令である。
び第２のマイクロ命令レジスタ１及び２に出力され，ク
ロックの立上りで保持される。第１のマイクロ命令レジ
スタ１に保持された命令は，命令デコーダ３によりデコ
ードされ，命令が実行される。第２のマイクロ命令レジ
スタ２に保持された命令は．第１のマイクロ命令レジス
タ１に保持される命令がジャンプ命令である場合を除き
，次に実行されるべき命令である。
ここで，第２マイクロ命令レジスタ２に保持された命令
がジャンプ命令であると，ジャンプ命令デコーダ４によ
りデコードされ．第１のアドレス演算回路８により，上
記ジャンプ命令のジャンプ条件が成立した場合のジャン
プアドレスが演算され，第１のアドレスレジスタ６に送
出され．クロックの立上りで保持される。
がジャンプ命令であると，ジャンプ命令デコーダ４によ
りデコードされ．第１のアドレス演算回路８により，上
記ジャンプ命令のジャンプ条件が成立した場合のジャン
プアドレスが演算され，第１のアドレスレジスタ６に送
出され．クロックの立上りで保持される。
又．第２のアドレスレジスタ７には，実行中の命令の次
のアドレス値が保持される。
のアドレス値が保持される。
そして．次に，，第１のマイクロ命令レジスタ１に上記
ジャンプ命令が保持され実行され，ジャンプ条件が成立
すると，第１のアドレスレジスタ６のデータが，成立し
ないと節２のアドレスレジスタ７の内容が第１のアドレ
ス線１０に送出され，次に実行すべき命令がマイクロ命
令記憶部５から送出される。
ジャンプ命令が保持され実行され，ジャンプ条件が成立
すると，第１のアドレスレジスタ６のデータが，成立し
ないと節２のアドレスレジスタ７の内容が第１のアドレ
ス線１０に送出され，次に実行すべき命令がマイクロ命
令記憶部５から送出される。
［発明の効果コ
以上説明した様に，本発明は，実行すべき命令を保持す
る第１のマイクロ命令レジスタと，実行すべき命令が格
納されていた記憶部の次のアドレスに格納された命令を
保持する第２のマイクロ命令レジスタと，第２のマイク
ロ命令レジスタの命令がジャンプ命令の時，そのジャン
プ命令が成立した場合のジャンプ先のアドレスを保持す
るアドレスレジスタとを有することにより，高速に命令
を実行することができるという効果がある。
る第１のマイクロ命令レジスタと，実行すべき命令が格
納されていた記憶部の次のアドレスに格納された命令を
保持する第２のマイクロ命令レジスタと，第２のマイク
ロ命令レジスタの命令がジャンプ命令の時，そのジャン
プ命令が成立した場合のジャンプ先のアドレスを保持す
るアドレスレジスタとを有することにより，高速に命令
を実行することができるという効果がある。
第１図は本発明の一実施例による情報処理装置の構成を
示すブロック図，第２図は第１図の装置の動作を説明す
るためのタイスムチャートである。 １・・・第１のマイクロ命令レジスタ，２・・・第２の
マイクロ命令レジスタ，３・・・命令デコーダ，４・・
・ジャンプ命令デコーダ，５・・・マイクロ命令記憶部
，６・・・第１のアドレスレジスタ，７・・・第２のア
ドレスレジスタ，８・・・第１のアドレス演算回路，９
・・・第２のアドレス演算回路，１０・・・第１のアド
レス線．１１・・・第２のアドレス線。 第１図 クロツク 第２図
示すブロック図，第２図は第１図の装置の動作を説明す
るためのタイスムチャートである。 １・・・第１のマイクロ命令レジスタ，２・・・第２の
マイクロ命令レジスタ，３・・・命令デコーダ，４・・
・ジャンプ命令デコーダ，５・・・マイクロ命令記憶部
，６・・・第１のアドレスレジスタ，７・・・第２のア
ドレスレジスタ，８・・・第１のアドレス演算回路，９
・・・第２のアドレス演算回路，１０・・・第１のアド
レス線．１１・・・第２のアドレス線。 第１図 クロツク 第２図
Claims (1)
- １、プロセッサと、該プロセッサの動作を指示する複数
の命令からなるプログラムを格納する記憶部とを有し、
前記プロセッサは前記記憶部より命令を現命令として読
出し、該現命令の指示に従って動作すると同時に、前記
現命令の次の命令である次命令の格納されているアドレ
スを出力し、前記記憶部より前記次命令を読出する様な
情報処理装置において、前記現命令を保持する第１の命
令レジスタと、前記現命令が格納されていた前記記憶部
の次のアドレスに格納されている命令を保持する第２の
命令レジスタと、該第２の命令レジスタに保持された命
令がジャンプ命令の時、そのジャンプ命令が成立した場
合のジャンプ先のアドレスを格納するアドレスレジスタ
とを有することを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18751189A JPH0353322A (ja) | 1989-07-21 | 1989-07-21 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18751189A JPH0353322A (ja) | 1989-07-21 | 1989-07-21 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0353322A true JPH0353322A (ja) | 1991-03-07 |
Family
ID=16207349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18751189A Pending JPH0353322A (ja) | 1989-07-21 | 1989-07-21 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0353322A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5201547A (en) * | 1991-04-10 | 1993-04-13 | Toyota Jidosha Kabushiki Kaisha | Rear under body structure |
| JP2007022574A (ja) * | 2005-07-14 | 2007-02-01 | Ueno Seiki Kk | 半導体装置のテ−ピング装置 |
-
1989
- 1989-07-21 JP JP18751189A patent/JPH0353322A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5201547A (en) * | 1991-04-10 | 1993-04-13 | Toyota Jidosha Kabushiki Kaisha | Rear under body structure |
| JP2007022574A (ja) * | 2005-07-14 | 2007-02-01 | Ueno Seiki Kk | 半導体装置のテ−ピング装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4954947A (en) | Instruction processor for processing branch instruction at high speed | |
| JPH0353322A (ja) | 情報処理装置 | |
| KR100188374B1 (ko) | 연산처리장치 | |
| JPS638971A (ja) | 多項式ベクトル演算実行制御装置 | |
| JPH06124207A (ja) | サブルーチン分岐命令実行方法 | |
| KR940006829B1 (ko) | 인터럽트 변경이 가능한 구조를 갖는 디지탈신호 프로세서 | |
| JPS5971542A (ja) | 演算処理装置 | |
| JP3062892B2 (ja) | 演算処理装置 | |
| JPH0358128A (ja) | 情報処理装置 | |
| JPS58200349A (ja) | マイクロプログラム制御装置 | |
| JP2597744B2 (ja) | 分岐制御方法 | |
| JPS62156738A (ja) | プログラム制御装置 | |
| JPH03232019A (ja) | 情報処理装置 | |
| JP2825315B2 (ja) | 情報処理装置 | |
| JPS6373335A (ja) | 情報処理装置 | |
| JPH0256027A (ja) | ディジタルシグナルプロセッサの並列処理方式 | |
| JP3074790B2 (ja) | マイクロプロセッサ | |
| JPH0424731B2 (ja) | ||
| JPS63291108A (ja) | プロセツサ | |
| JPH0457021B2 (ja) | ||
| JPS59160239A (ja) | 情報処理装置 | |
| JPH04317130A (ja) | 分岐命令処理装置 | |
| JPS61289431A (ja) | デ−タフロ−計算機における多方向分岐方式 | |
| JPS62115541A (ja) | マイクロ命令分岐アドレス生成方式 | |
| JPH0792902A (ja) | プログラマブルコントローラ |